Verilog HDL程序設計教程（第2版）

目　　錄
第 1章　Verilog HDL入門 1
1.1  Verilog HDL的發(fā)展簡史 1
1.2  Verilog HDL描述的層級和方式 2
1.3  Verilog設計的目標器件 3
1.4  Verilog設計的流程 4
1.4.1  設計輸入 4
1.4.2  綜合 5
1.4.3  布局布線 5
1.4.4  時序分析 5
1.4.5  功能仿真與時序仿真 6
1.4.6  編程與配置 6
1.5  Verilog HDL的文字規(guī)則 6
1.5.1  詞法 6
1.5.2  空白符 7
1.5.3  注釋 7
1.5.4  操作符 7
1.5.5  字符串 7
1.5.6  關鍵字 9
1.6  數(shù)字 9
1.6.1  整數(shù) 9
1.6.2  實數(shù) 10
1.6.3  數(shù)的轉換 11
1.7  標識符 11
練習  13
第 2章　數(shù)據(jù)類型 14
2.1  值集合 14
2.2  net數(shù)據(jù)類型 14
2.2.1  wire型與tri型 15
2.2.2  其他net類型 16
2.3  variable數(shù)據(jù)類型 17
2.3.1  reg型 17
2.3.2  integer型與time型 18
2.3.3  real型與realtime型 19
2.4  向量 19
2.5  數(shù)組 20
2.5.1  數(shù)組簡介 20
2.5.2  存儲器 20
2.5.3  數(shù)組的賦值 20
2.6  參數(shù) 21
2.6.1  parameter參數(shù) 21
2.6.2  localparam參數(shù) 23
2.6.3  specparam參數(shù) 24
2.6.4  參數(shù)值修改 24
練習  25
第3章　表達式 26
3.1  操作符 26
3.1.1  算術操作符 26
3.1.2  關系操作符 28
3.1.3  等式操作符 28
3.1.4  邏輯操作符 29
3.1.5  位操作符 29
3.1.6  縮減操作符 31
3.1.7  移位操作符 31
3.1.8  指數(shù)操作符 33
3.1.9  條件操作符 33
3.1.10  拼接操作符 33
3.1.11  操作符的優(yōu)先級 34
3.2  操作數(shù) 35
3.2.1  整數(shù) 35
3.2.2  位選和段選 35
3.2.3  數(shù)組 37
3.2.4  字符串 38
3.3  表達式的符號 38
3.4  表達式的位寬 41
3.4.1  表達式位寬的規(guī)則 41
3.4.2  表達式位寬示例 41
3.5  賦值和截斷 44
練習  45
第4章　門級和開關級建模 46
4.1  Verilog HDL門元件 46
4.2  門元件的例化 49
4.2.1  門元件的例化簡介 49
4.2.2  門延時 50
4.2.3  驅動強度 52
4.3  開關級元件 54
4.3.1  MOS開關 54
4.3.2  雙向導通開關 55
4.4  門級結構建模 56
4.5  用戶自定義元件 57
4.6  組合邏輯UDP元件 58
4.7  時序邏輯UDP元件 59
4.7.1  電平敏感時序UDP元件 59
4.7.2  邊沿敏感時序UDP元件 60
4.7.3  電平敏感和邊沿敏感行為的
混合描述 60
4.8  時序UDP元件的初始化和例化 61
4.8.1  時序UDP元件的初始化 61
4.8.2  時序UDP元件的例化 62
練習  63
第5章　數(shù)據(jù)流建模 64
5.1  連續(xù)賦值 64
5.1.1  net型變量聲明時賦值 65
5.1.2  賦值延時和線網(wǎng)延時 66
5.1.3  驅動強度 66
5.2  數(shù)據(jù)流建模 67
5.3  加法器和減法器 69
5.4  格雷碼與二進制碼的轉換 73
5.5  三態(tài)邏輯設計 75
練習  77
第6章　行為級建模 78
6.1  行為級建模概述 78
6.1.1  always過程 79
6.1.2  initial過程 80
6.2  過程時序控制 81
6.2.1  延時控制 81
6.2.2  事件控制 81
6.3  過程賦值 83
6.3.1  variable型變量聲明時賦值 84
6.3.2  阻塞過程賦值 84
6.3.3  非阻塞過程賦值 84
6.3.4  阻塞過程賦值與非阻塞過程
賦值的區(qū)別 85
6.4  過程連續(xù)賦值 87
6.4.1  assign和deassign 87
6.4.2  force和release 88
6.5  塊語句 89
6.5.1  串行塊begin-end 89
6.5.2  并行塊fork-join 90
6.5.3  塊命名 90
6.6  條件語句 92
6.6.1  if-else語句 92
6.6.2  case語句 94
6.6.3  casez與casex語句 97
6.7  循環(huán)語句 98
6.7.1  for語句 98
6.7.2  repeat、while和forever
語句 99
練習  101
第7章　層次結構 103
7.1  模塊和模塊例化 103
7.2  帶參數(shù)模塊例化與參數(shù)傳遞 105
7.2.1  帶參數(shù)模塊例化 105
7.2.2  用parameter進行參數(shù)
傳遞 106
7.2.3  用defparam進行參數(shù)
重載 108
7.3  層次路徑名 109
7.4  generate生成語句 110
7.4.1  generate、for生成語句 110
7.4.2  generate、if生成語句 113
7.4.3  generate、case生成語句 113
7.5  屬性 115
練習  117
第8章　任務與函數(shù) 118
8.1  任務 118
8.1.1  任務的定義和調用 118
8.1.2  任務示例 119
8.2  函數(shù) 122
8.2.1  函數(shù)簡介 122
8.2.2  任務和函數(shù)的區(qū)別 125
8.3  automatic任務和函數(shù) 125
8.3.1  automatic任務 126
8.3.2  automatic函數(shù) 127
8.4  系統(tǒng)任務與系統(tǒng)函數(shù) 128
8.5  顯示類任務 129
8.5.1  $display與$write 129
8.5.2  $strobe與$monitor 131
8.6  文件操作類任務 132
8.6.1  $fopen與$fclose 132
8.6.2  $fgetc與$fgets 133
8.6.3  $readmemh與$readmemb 135
8.7  控制和時間類任務 135
8.7.1  $finish與$stop 135
8.7.2  $time、$stime與$realtime 137
8.7.3  $printtimescale與
$timeformat 137
8.7.4  $signed與$unsigned 139
8.8  隨機數(shù)及概率分布系統(tǒng)函數(shù) 140
8.8.1  $random 140
8.8.2  概率分布系統(tǒng)函數(shù) 141
8.9  編譯指令 142
8.9.1  'timescale 143
8.9.2  'define和'undef 144
8.9.3  'ifdef、'else、'elsif、
'endif和'ifndef 145
8.9.4  'include 147
8.9.5  'default_nettype 147
8.9.6  其他編譯指令 148
練習  149
第9章　Test Bench測試與時序檢查 150
9.1  Test Bench測試 150
9.1.1  Test Bench 150
9.1.2  產生復位信號和激勵
信號 151
9.1.3  產生時鐘信號 152
9.1.4  讀寫文件 152
9.1.5  顯示結果 154
9.2  測試示例 154
9.3  Verilog中的延時定義 158
9.3.1  specify塊 158
9.3.2  模塊路徑 159
9.3.3  路徑延時和分布延時
混合 161
9.4  時序檢查 162
9.4.1  $setup和$hold 162
9.4.2  $width和$period 163
9.5  SDF文件 164
練習  165
第 10章　Verilog設計進階 166
10.1  面向綜合的設計 166
10.2  加法器設計 168
10.2.1  行波進位加法器 169
10.2.2  超前進位加法器 170
10.3  乘法器設計 173
10.3.1  用乘法操作符實現(xiàn) 173
10.3.2  用布斯乘法器實現(xiàn) 174
10.3.3  查找表乘法器 177
10.4  有符號數(shù)的運算 182
10.4.1  有符號數(shù)的加法運算 182
10.4.2  有符號數(shù)的乘法運算 183
10.4.3  絕對值運算 184
10.5  ROM 185
10.5.1  用數(shù)組例化存儲器 186
10.5.2  通過例化lpm_rom實現(xiàn)
存儲器 188
10.6  RAM 189
10.6.1  單口RAM 190
10.6.2  異步FIFO緩存器 191
10.7  流水線設計 195
10.8  資源共享 199
練習  201
第 11章　Verilog有限狀態(tài)機設計 202
11.1  引言 202
11.2  有限狀態(tài)機的Verilog描述 203
11.2.1  三段式狀態(tài)機描述 203
11.2.2  兩段式狀態(tài)機描述 205
11.2.3  單段式狀態(tài)機描述 205
11.3  狀態(tài)編碼 207
11.3.1  常用的狀態(tài)編碼方式 207
11.3.2  狀態(tài)編碼的定義 208
11.3.3  用屬性指定狀態(tài)編碼
方式 211
11.4  用有限狀態(tài)機設計除法器 212
11.5  用有限狀態(tài)機控制流水燈 215
11.6  用狀態(tài)機控制字符液晶顯示器 216
練習  223
第 12章　Verilog HDL驅動I/O外設 225
12.1  標準PS/2鍵盤 225
12.2  4×4矩陣鍵盤 230
12.3  漢字圖形點陣液晶顯示模塊 234
12.3.1  LCD12864B漢字圖形點陣
  液晶顯示模塊 234
12.3.2  漢字圖形點陣液晶靜態(tài)
  顯示 235
12.3.3  漢字圖形點陣液晶動態(tài)
  顯示 237
12.4  VGA顯示器 238
12.4.1  VGA顯示原理與時序 238
12.4.2  VGA彩條信號發(fā)生器 241
12.4.3  VGA圖像顯示 244
12.5  TFT液晶屏 248
12.5.1  TFT液晶屏 248
12.5.2  TFT液晶屏顯示彩色
  圓環(huán) 251
12.5.3  TFT液晶屏顯示動態(tài)
  矩形 255
12.6  音符、樂曲演奏 256
12.6.1  音符演奏 256
12.6.2  樂曲演奏 261
練習  265
第 13章　Verilog信號處理實例 267
13.1  超聲波測距 267
13.2  整數(shù)開方運算 272
13.3  FIR濾波器 275
13.3.1  FIR濾波器的參數(shù)設計 276
13.3.2  FIR濾波器的FPGA
  實現(xiàn) 280
13.4  Cordic算法及實現(xiàn) 283
13.4.1  Cordic算法 284
13.4.2  Cordic算法的Verilog
  實現(xiàn) 286
練習  292
附錄　Verilog HDL關鍵字 293