EDA技術(shù)應(yīng)用（Verilog語言版第二版）

定　價：￥48.80

作　者：	唐敏
出版社：	大連理工大學(xué)出版社
叢編項：	高職高專電子信息類課程規(guī)劃教材
標(biāo)　簽：	暫缺

ISBN：	9787568533348	出版時間：	2023-01-01	包裝：	平裝
開本：	16開	頁數(shù)：	202	字?jǐn)?shù)：

內(nèi)容簡介

　　本教材采用基于EDA技術(shù)項目開發(fā)的課程教學(xué)模式，通過十個項目詳細(xì)介紹可編程邏輯器件的硬件結(jié)構(gòu)和開發(fā)設(shè)計方法。通過項目教學(xué)，學(xué)生將掌握EDA項目開發(fā)的過程，不僅能夠完成課堂項目設(shè)計和實(shí)施，還能夠勝任EDA電子競賽和工作的項目設(shè)計和實(shí)施，較好地體現(xiàn)了應(yīng)用型人才的培養(yǎng)需求。本教材使用的軟件是QuartusⅡ集成開發(fā)工具，具體內(nèi)容分為三個部分，共十個項目。1.基礎(chǔ)項目：涵蓋EDA技術(shù)、常見可編程邏輯器件硬件結(jié)構(gòu)、QuartusⅡ軟件的使用步驟、Verilog HDL語言等基礎(chǔ)知識，包括項目一和項目二。項目一主要介紹EDA技術(shù)、常見可編程邏輯器件硬件結(jié)構(gòu)和QuartusⅡ軟件的使用步驟；項目二主要介紹Verilog HDL語言的基本組成、語言要素和描述語句。學(xué)生學(xué)習(xí)上述兩個項目，不僅能夠掌握可編程邏輯器件的硬件結(jié)構(gòu)，還能掌握Verilog HDL語言的基本語法。2.電路應(yīng)用項目：涵蓋組合邏輯電路和時序邏輯電路的設(shè)計，包括項目三和項目四。項目三介紹數(shù)碼管顯示譯碼器的設(shè)計；項目四介紹計數(shù)器的設(shè)計。學(xué)生學(xué)習(xí)上述兩個項目，能夠掌握常見的組合邏輯電路和時序邏輯電路的設(shè)計與應(yīng)用。3.系統(tǒng)應(yīng)用項目：涵蓋典型數(shù)字電路系統(tǒng)的設(shè)計與應(yīng)用，包括項目五至項目十。項目五主要介紹使用有限狀態(tài)機(jī)設(shè)計數(shù)字電路系統(tǒng)的思路與方法；項目六主要介紹系統(tǒng)模塊化設(shè)計與編譯仿真的思路；項目七主要介紹使用Moore狀態(tài)機(jī)設(shè)計數(shù)字系統(tǒng)電路的思路與方法；項目八主要介紹使用Mealy狀態(tài)機(jī)設(shè)計數(shù)字系統(tǒng)電路的思路與方法；項目九主要介紹復(fù)雜數(shù)字電路系統(tǒng)設(shè)計思路以及兩種仿真方法；項目十主要介紹全國大學(xué)生電子設(shè)計大賽FPGA賽題的分析與實(shí)現(xiàn)。通過上述六個項目，可以完成可控流水燈、數(shù)字時鐘、交通信號燈控制器、序列檢測器、數(shù)字頻率計和簡易數(shù)字存儲示波器等典型項目的設(shè)計，掌握EDA技術(shù)的項目開發(fā)方法和設(shè)計建模思路。本教材的十個項目均采用企業(yè)項目開發(fā)流程來設(shè)計，每個項目都可以單獨(dú)使用。書中詳細(xì)介紹了每個設(shè)計環(huán)節(jié)的設(shè)計內(nèi)容和設(shè)計思路，并給出詳細(xì)的設(shè)計成果，全部代碼均調(diào)試通過。本教材可以作為EDA技術(shù)開發(fā)設(shè)計的入門手冊使用。

作者簡介

暫缺《EDA技術(shù)應(yīng)用（Verilog語言版第二版）》作者簡介

圖書目錄

項目一全加器的設(shè)計
1.1 項目需求與分析
1.2 項目理論知識
1.2.1 EDA技術(shù)簡介
1.2.2 可編程邏輯器件的硬件結(jié)構(gòu)
1.2.3 Quartus IⅡ集成開發(fā)環(huán)境
1.3 項目設(shè)計
1.3.1 全加器功能分析
1.3.2 全加器硬件設(shè)計
1.3.3 全加器軟件設(shè)計
1.4 項目實(shí)施與調(diào)試
1.4.1 全加器實(shí)施
1.4.2 全加器調(diào)試
1.5 項目總結(jié)與拓展
1.5.1 項目總結(jié)
1.5.2 項目拓展
項目二數(shù)據(jù)選擇器的設(shè)計
2.1 項目需求與分析
2.2 項目理論知識
2.2.1 Verilog HDL語言的簡介
2.2.2 Verilog HDL語言的基本組成
2.2.3 Verilog HDL語言的語言要素
2.2.4 Verilog HDL語言的描述語句
2.3 項目設(shè)計
2.3.1 數(shù)據(jù)選擇器功能分析
2.3.2 數(shù)據(jù)選擇器硬件設(shè)計
2.3.3 數(shù)據(jù)選擇器軟件設(shè)計
2.4 項目實(shí)施與調(diào)試
2.4.1 數(shù)據(jù)選擇器實(shí)施
2.4.2 數(shù)據(jù)選擇器調(diào)試
2.5 項目總結(jié)與拓展
2.5.1 項目總結(jié)
2.5.2 項目拓展
項目三數(shù)碼管顯示譯碼器的設(shè)計
3.1 項目需求與分析
3.2 項目理論知識
3.2.1 組合邏輯電路
3.2.2 門電路
3.2.3 運(yùn)算器
3.2.4 編碼器
3.2.5 譯碼器
3.2.6 數(shù)據(jù)選擇器
3.2.7 數(shù)據(jù)分配器
3.2.8 數(shù)值比較器
3.3 項目設(shè)計
3.3.1 數(shù)碼管顯示譯碼器功能分析
3.3.2 數(shù)碼管顯示譯碼器硬件設(shè)計
3.3.3 數(shù)碼管顯示譯碼器軟件設(shè)計
3.4 項目實(shí)施與調(diào)試
3.4.1 數(shù)碼管顯示譯碼器實(shí)施