數(shù)字邏輯與EDA設(shè)計

第 1章 數(shù)字邏輯基礎(chǔ)
1．1　概述
1．1．1　數(shù)字信號及模擬信號
1．1．2　數(shù)字抽象
1．1．3　數(shù)字信號傳輸時對“0”、“1”的處理
1．2　數(shù)制與碼制
1．2．1　數(shù)制
1．2．2　碼制
1．2．3　常用編碼
1．3　數(shù)字邏輯設(shè)計基礎(chǔ)
1．3．1　邏輯代數(shù)
1．3．2　邏輯函數(shù)的表示方法
1．3．3　邏輯函數(shù)的化簡
1．3．4　邏輯門電路
習(xí)題
第　2章 組合邏輯電路
2．1　概述
2．2　組合邏輯電路的分析
2．2．1　組合邏輯電路的分析方法
2．2．2　組合邏輯電路的分析舉例
2．3　常用的組合邏輯電路
2．3．1　編碼器
2．3．2　譯碼器
2．3．3　數(shù)據(jù)選擇器
2．3．4　數(shù)值比較器
2．3．5　加法器
2．3．6　乘法器
2．4　組合邏輯電路的設(shè)計
2．4．1　組合邏輯電路的設(shè)計方法
2．4．2　組合邏輯電路的設(shè)計舉例
2．4．3　利用已有組合集成電路實現(xiàn)其他組合邏輯函數(shù)
2．5　組合邏輯電路的時序分析
習(xí)題
第3章　時序邏輯電路
3．1　概述
3．1．1　時序電路的基本概念及特點
3．1．2　時序電路邏輯功能的表示方法
3．1．3　時序電路的分類
3．2　鎖存器及觸發(fā)器
3．2．1　鎖存器
3．2．2　觸發(fā)器
3．3　時序電路的分析
3．3．1　時序電路的分析方法
3．3．2　時序電路的分析舉例
3．4　常用的時序邏輯電路
3．4．1　寄存器
3．4．2　計數(shù)器
3．5　時序電路的設(shè)計方法
3．5．1　時序電路的設(shè)計方法
3．6　時序邏輯電路時序分析的基本概念
習(xí)題
第4章　硬件描述語言Verilog HDL
4．1　HDL簡介
4．1．1　關(guān)于硬件描述語言
4．1．2　Verilog HDL的特點
4．1．3　硬件描述語言的發(fā)展趨勢
4．2　初步認知
4．2．1　門級風(fēng)格的描述
4．2．2　數(shù)據(jù)流風(fēng)格的描述
4．2．3　行為風(fēng)格的描述
4．2．4　測試平臺的編寫
4．2．5　使用Modelsim進行仿真
4．2．6　Verilog HDL在電路綜合中的應(yīng)用
4．3　Verilog HDL基本知識
4．3．1　標(biāo)識符和關(guān)鍵字
4．3．2　編寫格式
4．3．3　模塊和端口
4．3．4　系統(tǒng)任務(wù)和系統(tǒng)函數(shù)
4．3．5　常用編譯器指令
4．4　數(shù)據(jù)類型、操作符和表達式
4．4．1　值的種類
4．4．2　數(shù)據(jù)類型
4．4．3　操作數(shù)
4．4．4　操作符
4．4．5　表達式
4．5　數(shù)據(jù)流建模
4．5．1　關(guān)于數(shù)據(jù)流建模
4．5．2　連續(xù)賦值語句
4．5．3　延遲
4．6　行為級建模
4．6．1　過程結(jié)構(gòu)
4．6．2　時序控制
4．6．3　語句塊
4．6．4　過程性賦值
4．6．5　過程性連續(xù)賦值
4．6．6　連續(xù)賦值、過程性賦值和過程性連續(xù)賦值
4．6．7　分支語句
4．6．8　循環(huán)控制語句
4．6．9　任務(wù)和函數(shù)
4．7　結(jié)構(gòu)建模
4．7．1　Verilog HDL的4個抽象層次
4．7．2　內(nèi)置基本門級元件
4．7．3　結(jié)構(gòu)建模
4．7．4　用戶自定義基本元件（UDP）
4．8　測試平臺及測試激勵的建立
4．8．1　關(guān)于測試平臺
4．8．2　測試激勵的建立
4．9　良好的編程風(fēng)格
習(xí)題
第5章　基于EDA的數(shù)字邏輯電路設(shè)計基礎(chǔ)
5．1　EDA技術(shù)簡介
5．1．1　EDA技術(shù)及其發(fā)展
5．1．2　EDA技術(shù)實現(xiàn)的目標(biāo)
5．1．3　EDA和傳統(tǒng)設(shè)計方法的比較
5．1．4　EDA技術(shù)的發(fā)展趨勢
5．2　EDA設(shè)計流程及工具
5．2．1　數(shù)字系統(tǒng)設(shè)計的一般步驟
5．2．2　EDA工具及其作用
5．3　FPGA簡介
5．3．1　關(guān)于FPGA
5．3．2　FPGA的基本分類
5．3．3　FPGA的體系結(jié)構(gòu)
5．3．4　FPGA主流廠商簡介
5．3．5　集成開發(fā)環(huán)境Libero IDE
5．4　IP核基礎(chǔ)
5．4．1　IP技術(shù)概述
5．4．2　Actel IP核簡介
5．5　EDA開發(fā)綜合實例1：Modelsim的使用
5．5．1　門級（結(jié)構(gòu)）風(fēng)格的描述
5．5．2　數(shù)據(jù)流風(fēng)格的描述
5．5．3　行為風(fēng)格的描述
5．5．4　混合風(fēng)格的描述
5．5．5　編寫測試平臺
5．5．6　在Modelsim中進行仿真
5．6　EDA開發(fā)綜合實例2：Libero IDE完整設(shè)計流程
5．6．1　真值表
5．6．2　邏輯表達式
5．6．3　用Verilog描述2-4譯碼器
5．6．4　編寫測試平臺
5．6．5　FPGA開發(fā)完整流程
5．7　EDA開發(fā)綜合實例3：SmartDesign的使用
5．7．1　使用半加器構(gòu)造全加器
5．7．2　與現(xiàn)有的全加器對比
5．7．3　改造為2位串行進位加法器
5．7．4　調(diào)用IP核創(chuàng)建2位串行進位加法器
5．8　本章小結(jié)
第6章　基于EDA的組合電路設(shè)計、綜合及驗證
6．1　基本邏輯門電路
6．1．1　基本邏輯門電路的Verilog設(shè)計
6．1．2　基本邏輯門電路的綜合
6．1．3　測試平臺設(shè)計
6．1．4　基本邏輯門電路的驗證
6．2　編碼器
6．2．1　8-3編碼器（一）
6．2．2　8-3編碼器（二）
6．2．3　8-3編碼器（三）
6．2．4　74HC148設(shè)計
6．3　譯碼器
6．3．1　3-8譯碼器（一）
6．3．2　3-8譯碼器（二）
6．3．3　擴展型4511設(shè)計
6．4　數(shù)據(jù)選擇器
6．4．1　4選1數(shù)據(jù)選擇器（一）
6．4．2　4選1數(shù)據(jù)選擇器（二）
6．4．3　4選1數(shù)據(jù)選擇器（三）
6．4．4　4選1數(shù)據(jù)選擇器（四）
6．5　數(shù)值比較器
6．5．1　4位數(shù)值比較器（一）
6．5．2　4位數(shù)值比較器（二）
6．5．3　74HC85設(shè)計
6．6　加法器
6．6．1　1位半加器（一）
6．6．2　1位半加器（二）
6．6．3　1位半加器（三）
6．6．4　1位全加器（一）
6．6．5　1位全加器（二）
6．6．6　1位全加器（三）
6．6．7　4位串行（行波）進位加法器（一）
6．6．8　4位串行進位加法器（二）
6．6．9　4位超前進位加法器
6．7　乘法器
6．7．1　無符號4位乘法器
6．7．2　有符號4位乘法器
6．8　組合邏輯電路的競爭冒險問題
6．8．1　競爭冒險分析
6．8．2　競爭冒險的解決
6．8．3　更進一步的分析
6．9　組合邏輯電路的綜合性實例
6．9．1　實例一：補碼生成電路
6．9．2　實例二：有符號數(shù)的比較電路設(shè)計
6．9．3　實例三：有符號數(shù)的加法電路設(shè)計
6．9．4　實例四：八位二進制數(shù)轉(zhuǎn)換為十進制數(shù)電路設(shè)計
6．9．5　實例五：編碼器擴展電路設(shè)計
習(xí)題
第7章　基于EDA的時序電路設(shè)計、綜合及驗證
7．1　鎖存器
7．1．1　RS鎖存器（基本）一
7．1．2　RS鎖存器（基本）二
7．1．3　門控D鎖存器一
7．1．4　門控D鎖存器二
7．1．5　帶清零D鎖存器一
7．1．6　帶清零D鎖存器二
7．2　觸發(fā)器
7．2．1　D觸發(fā)器一
7．2．2　D觸發(fā)器二（異步清零邊沿觸發(fā)）
7．2．3　D觸發(fā)器三（同步清零邊沿觸發(fā)型）
7．2．4　JK觸發(fā)器
7．2．5　RS觸發(fā)器
7．2．6　T觸發(fā)器（異步清零）
7．3　寄存器
7．3．1　基本寄存器一
7．3．2　基本寄存器二（異步清零異步置1）
7．3．3　移位寄存器一（并入并出單向左移）
7．3．4　移位寄存器二（并入串出單向左移）
7．3．5　移位寄存器三（串入并出單向左移）
7．3．6　移位寄存器四（串入串出單向移位）
7．4　寄存器傳輸
7．4．1　基本概念
7．4．2　微操作種類
7．4．3　單寄存器微操作
7．5　計數(shù)器
7．5．1　計數(shù)器一（四位二進制加法）
7．5．2　計數(shù)器二（帶置數(shù)）
7．5．3　74HC161設(shè)計
7．6　有限狀態(tài)機
7．6．1　有限狀態(tài)機概述
7．6．2　有限狀態(tài)機的設(shè)計方法
7．6．3　基于狀態(tài)轉(zhuǎn)換圖（STG）的FSM設(shè)計實例
7．6．4　基于算法狀態(tài)圖（ASM）的FSM設(shè)計實例
7．6．5　狀態(tài)機設(shè)計總結(jié)
7．7　時序邏輯電路的綜合性實例
7．7．1　實例一：計數(shù)器數(shù)碼管顯示電路設(shè)計
7．7．2　實例二：4位數(shù)碼管動態(tài)掃描顯示電路的設(shè)計
7．7．3　實例三：交通燈控制器
7．7．4　實例四：鍵盤掃描器和編碼器
7．7．5　實例五：短跑計時器
習(xí)題
第8章　數(shù)字邏輯的綜合
8．1　關(guān)于綜合的再介紹
8．1．1　邏輯綜合
8．1．2　RTL綜合
8．1．3　高級綜合
8．2　Verilog HDL基本語句的綜合
8．2．1連續(xù)性賦值語句
8．2．2過程賦值語句的綜合
8．2．3邏輯運算符的綜合
8．2．4算術(shù)運算符的綜合
8．2．5關(guān)系運算符的綜合
8．2．6移位（shift）運算符的綜合
8．2．7　位選擇綜合
8．2．8條件表達式的綜合
8．2．9　always語句的綜合
8．2．10　if語句的綜合
8．2．11　case語句的綜合
8．2．12循環(huán)語句的綜合
8．2．13　函數(shù)的綜合
8．2．14任務(wù)的綜合
8．2．15任意值/高阻的綜合
8．2．16　鎖存器的綜合
8．3　可綜合問題
參考文獻