VHDL與Verilog HDL比較學(xué)習(xí)及建模指導(dǎo)

定　價(jià)：￥33.00

作　者：	鄭亞民、董曉舟
出版社：	國(guó)防工業(yè)出版社
叢編項(xiàng)：	可編程邏輯器件快速進(jìn)階叢書
標(biāo)　簽：	算法語(yǔ)言

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ISBN：	9787118057799	出版時(shí)間：	2008-01-01	包裝：	平裝
開本：		頁(yè)數(shù)：	240	字?jǐn)?shù)：

內(nèi)容簡(jiǎn)介

　　本書圍繞VHDL和Verilog HDL兩種硬件描述語(yǔ)言，系統(tǒng)介紹了相關(guān)的語(yǔ)法、技巧和計(jì)算機(jī)輔助設(shè)計(jì)軟件，給出大量實(shí)例的綜合、仿真結(jié)果和設(shè)計(jì)工程。本書的主要內(nèi)容包括：VHDL的基礎(chǔ)知識(shí)和語(yǔ)法、Verilog HDL的基礎(chǔ)知識(shí)和語(yǔ)法、在RTL層次上利用這兩種硬件描述語(yǔ)言進(jìn)行實(shí)際建模的方法與技巧、實(shí)際設(shè)計(jì)中常見模塊的實(shí)例設(shè)計(jì)，Synplify、ModelSim和Quartus2等常用軟件工具的使用方法。本書內(nèi)容新穎全面、敘述簡(jiǎn)明清晰、結(jié)構(gòu)層次分明，利用大量的實(shí)例和圖表說(shuō)明問(wèn)題，使讀者易于接受。既可作為高年級(jí)本科生和研究生EDA設(shè)計(jì)方法相關(guān)課程的教材，也可以作為工程技術(shù)人員的參考資料。　本書附光盤一張，包含了書中所有設(shè)計(jì)實(shí)例的源程序和設(shè)計(jì)工程，可做二次開發(fā)。

作者簡(jiǎn)介

暫缺《VHDL與Verilog HDL比較學(xué)習(xí)及建模指導(dǎo)》作者簡(jiǎn)介

圖書目錄

第1章　概論
1. 1　半導(dǎo)體工業(yè)
1. 2　電子設(shè)計(jì)自動(dòng)化
1. 2. I EDA抽象（設(shè)計(jì)）層次
1. 2. 2　EDA設(shè)計(jì)流程
1. 2. 3　自頂向下還是自底向上
1. 2. 4 EDA技術(shù)的發(fā)展
1. 3 HDL 基礎(chǔ)
1. 3. l 　HDL的產(chǎn)生與發(fā)展
1. 3. 2　基于HDL的設(shè)計(jì)流程
1. 3. 3　VHl3L和VerilogHDL
1. 3. 4　初學(xué)者的困惑
1. 4 專用集成電路（ASIC）
1. 4. 1　什么是ASIC
1. 4. 2　ASI的類型
第2章軟件工具
2. 1.綜合軟件Synplify
2. 1. 1　Synpllfy介紹
2. 1. 2　Synplifv對(duì)FPGA的設(shè)計(jì)流程
2. 1. 3　svnplify用戶界面
2. 1. 4　使用Synplify進(jìn)行綜合
2. 2 仿真軟件MndelSim
2. 2. 1 Madd蜀m介紹
2. 2. 2 MooteISim用戶界面
2. 2. 3 使用ModelSim進(jìn)行仿真
2. 3 集成開發(fā)工具QuurtusⅡ
2. 3. 1　QuartusⅡ介紹
2. 3. 2　QuartusⅡ軟件設(shè)計(jì)流程
2. 3. 3　QuartusⅡ用戶界面
2. 3. 4　0uafmsⅡ使用方法
第3.章 VHDL語(yǔ)言基礎(chǔ)
3. 1 VHDL程序基本結(jié)構(gòu)
　　3. 1. 1　實(shí)體
3. 1. 2　結(jié)構(gòu)體
3. 2. VHDL的庫(kù)和包
3. 2. 1　VHDl庫(kù)的種類和使用
3. 2. 2　程序包
3. 3. VHDL的基本詞法
3. 3. 1　標(biāo)識(shí)符
3. 3. 2　數(shù)據(jù)對(duì)象
3. 3. 3　數(shù)據(jù)類型
3. 4. 4　運(yùn)算符
第4章　VtlDL模型描述方法
4. 1行為模型
4. 1. 1　進(jìn)程語(yǔ)句
4. 1. 2　變量賦值語(yǔ)句
4. 1. 3　信號(hào)賦值語(yǔ)句
4. 1. 4　WAlT語(yǔ)句
4. 1. 5　IF語(yǔ)句
4. 1. 6　CASE語(yǔ)句
4. 1. 7　NULL語(yǔ)句
4. 1. 8　LOOP語(yǔ)句
4. 1. 9　EXll語(yǔ)句
4. 1. 10 NEXT語(yǔ)句
4. 2.數(shù)據(jù)流模型
4. 2. 1　并行信號(hào)賦值語(yǔ)句
4. 2. 2　備件信號(hào)賦值語(yǔ)句
4. 2. 3　選擇信號(hào)賦值語(yǔ)句
4. 2. 4　塊語(yǔ)句
4. 2. 5　并發(fā)行和順序性討論
4. 3.結(jié)構(gòu)化模型
4. 3. 1　元件聲明
4. 3. 2　元件例化
4. 3. 3　重復(fù)元件的描述
第5章　VerilogHDl基礎(chǔ)
5. 1 語(yǔ)法規(guī)則
5. 1. 1　空白和注釋
5. 1. 2　數(shù)字表示
5. 1. 2　標(biāo)識(shí)符和關(guān)鍵字
5. 2.數(shù)據(jù)類型
5. 2. 1 數(shù)值邏輯（Value Logic）
……
第6章　Verilog HDL楧型描述方法
第7章　RTL建模指導(dǎo)
第8章　實(shí)用設(shè)計(jì)范例
參考文獻(xiàn)
附錄　光盤說(shuō)明