Verilog HDL硬件描述語言

第1章 簡介    
1.1 什么是Verilog HDL？    
1.2 歷史    
1.3 主要能力    
第2章 HDL指南    
2.1 模塊    
2.2 時延    
2.3 數(shù)據(jù)流描述方式    
2.4 行為描述方式    
2.5 結(jié)構(gòu)化描述形式    
2.6 混合設(shè)計(jì)描述方式    
2.7 設(shè)計(jì)模擬    
第3章 Verilog語言要素    
3.1 標(biāo)識符    
3.2 注釋    
3.3 格式    
3.4 系統(tǒng)任務(wù)和函數(shù)    
3.5 編譯指令    
3.5.1 `define和`undef    
3.5.2 `ifdef、`else 和`endif    
3.5.3 `default_nettype    
3.5.4 `include    
3.5.5 `resetall    
3.5.6 `timescale    
3.5.7 `unconnected_drive和
`nounconnected_drive    
3.5.8 `celldefine 和 `endcelldefine    
3.6 值集合    
3.6.1 整型數(shù)    
3.6.2 實(shí)數(shù)    
3.6.3 字符串    
3.7 數(shù)據(jù)類型    
3.7.1 線網(wǎng)類型    
3.7.2 未說明的線網(wǎng)    
3.7.3 向量和標(biāo)量線網(wǎng)    
3.7.4 寄存器類型    
3.8 參數(shù)    
第4章 表達(dá)式    
4.1 操作數(shù)    
4.1.1 常數(shù)    
4.1.2 參數(shù)    
4.1.3 線網(wǎng)    
4.1.4 寄存器    
4.1.5 位選擇    
4.1.6 部分選擇    
4.1.7 存儲器單元    
4.1.8 函數(shù)調(diào)用    
4.2 操作符    
4.2.1 算術(shù)操作符    
4.2.2 關(guān)系操作符    
4.2.3 相等關(guān)系操作符    
4.2.4 邏輯操作符    
4.2.5 按位操作符    
4.2.6 歸約操作符    
4.2.7 移位操作符    
4.2.8 條件操作符    
4.2.9 連接和復(fù)制操作    
4.3 表達(dá)式種類    
第5章 門電平模型化    
5.1 內(nèi)置基本門    
5.2 多輸入門    
5.3 多輸出門    
5.4 三態(tài)門    
5.5 上拉、下拉電阻    
5.6 MOS開關(guān)    
5.7 雙向開關(guān)    
5.8 門時延    
5.9 實(shí)例數(shù)組    
5.10 隱式線網(wǎng)    
5.11 簡單示例    
5.12 2-4解碼器舉例    
5.13 主從觸發(fā)器舉例    
5.14 奇偶電路    
第6章 用戶定義的原語    
6.1 UDP的定義    
6.2 組合電路UDP    
6.3 時序電路UDP    
6.3.1 初始化狀態(tài)寄存器    
6.3.2 電平觸發(fā)的時序電路UDP    
6.3.3 邊沿觸發(fā)的時序電路UDP    
6.3.4 邊沿觸發(fā)和電平觸發(fā)的混合行為    
6.4 另一實(shí)例    
6.5 表項(xiàng)匯總    
第7章 數(shù)據(jù)流模型化    
7.1 連續(xù)賦值語句    
7.2 舉例    
7.3 線網(wǎng)說明賦值    
7.4 時延    
7.5 線網(wǎng)時延    
7.6 舉例    
7.6.1 主從觸發(fā)器    
7.6.2 數(shù)值比較器    
第8章 行為建模    
8.1 過程結(jié)構(gòu)    
8.1.1 initial 語句    
8.1.2 always語句    
8.1.3 兩類語句在模塊中的使用    
8.2 時序控制    
8.2.1 時延控制    
8.2.2 事件控制    
8.3 語句塊    
8.3.1 順序語句塊    
8.3.2 并行語句塊    
8.4 過程性賦值    
8.4.1 語句內(nèi)部時延    
8.4.2 阻塞性過程賦值    
8.4.3 非阻塞性過程賦值    
8.4.4 連續(xù)賦值與過程賦值的比較    
8.5 if 語句    
8.6 case語句    
8.7 循環(huán)語句    
8.7.1 forever 循環(huán)語句    
8.7.2 repeat 循環(huán)語句    
8.7.3 while 循環(huán)語句    
8.7.4 for 循環(huán)語句    
8.8 過程性連續(xù)賦值    
8.8.1 賦值-重新賦值    
8.8.2 force與release    
8.9 握手協(xié)議實(shí)例    
第9章 結(jié)構(gòu)建模    
9.1 模塊    
9.2 端口    
9.3 模塊實(shí)例語句    
9.3.1 懸空端口    
9.3.2 不同的端口長度    
9.3.3 模塊參數(shù)值    
9.4 外部端口    
9.5 舉例    
第10章 其他論題    
10.1 任務(wù)    
10.1.1 任務(wù)定義    
10.1.2 任務(wù)調(diào)用    
10.2 函數(shù)    
10.2.1 函數(shù)說明部分    
10.2.2 函數(shù)調(diào)用    
10.3 系統(tǒng)任務(wù)和系統(tǒng)函數(shù)    
10.3.1 顯示任務(wù)    
10.3.2 文件輸入/輸出任務(wù)    
10.3.3 時間標(biāo)度任務(wù)    
10.3.4 模擬控制任務(wù)    
10.3.5 定時校驗(yàn)任務(wù)    
10.3.6 模擬時間函數(shù)    
10.3.7 變換函數(shù)    
10.3.8 概率分布函數(shù)    
10.4 禁止語句    
10.5 命名事件    
10.6 結(jié)構(gòu)描述方式和行為描述方式的
混合使用    
10.7 層次路徑名    
10.8 共享任務(wù)和函數(shù)    
10.9 值變轉(zhuǎn)儲文件    
10.9.1 舉例    
10.9.2 VCD文件格式    
10.10 指定程序塊    
10.11 強(qiáng)度    
10.11.1 驅(qū)動強(qiáng)度    
10.11.2 電荷強(qiáng)度    
10.12 競爭狀態(tài)    
第11章 驗(yàn)證    
11.1 編寫測試驗(yàn)證程序    
11.2 波形產(chǎn)生    
11.2.1 值序列    
11.2.2 重復(fù)模式    
11.3 測試驗(yàn)證程序?qū)嵗?nbsp;   
11.3.1 解碼器    
11.3.2 觸發(fā)器    
11.4 從文本文件中讀取向量    
11.5 向文本文件中寫入向量    
11.6 其他實(shí)例    
11.6.1 時鐘分頻器    
11.6.2 階乘設(shè)計(jì)    
11.6.3 時序檢測器    
第12章 建模實(shí)例    
12.1 簡單元件建模    
12.2 建模的不同方式    
12.3 時延建模    
12.4 條件操作建模    
12.5 同步時序邏輯建模    
12.6 通用移位寄存器    
12.7 狀態(tài)機(jī)建模    
12.8 交互狀態(tài)機(jī)    
12.9 Moore有限狀態(tài)機(jī)建模    
12.10 Mealy型有限狀態(tài)機(jī)建模    
12.11 簡化的21點(diǎn)程序    
附錄 語法參考    
參考文獻(xiàn)