CPLD/FPGA可編程邏輯器件應(yīng)用與開發(fā)

第1章  PLD概述                  
 1. 1  PLD基本結(jié)構(gòu)                  
 1. 1. 1  PLD的發(fā)展進(jìn)程及分類                  
 1. 1. 2  PLD中陣列的邏輯表示                  
 1. 1. 3  基本邏輯單元的PLD表示                  
 1. 2  PAL的基本結(jié)構(gòu)                  
 1. 2. 1  PAL簡介                  
 1. 2. 2  PAL器件的命名方法                  
 1. 2. 3  PAL器件的主要特點(diǎn)                  
 1. 3  GAL的基本結(jié)構(gòu)                  
 1. 3. 1  GAL簡介                  
 1. 3. 2  GAL的工作模式的邏輯組態(tài)                  
 1. 3. 3  GAL的編程                  
 1. 3. 4  GAL器件的命名方法                  
 1. 3. 5  GAL器件的主要特點(diǎn)                  
 1. 3. 6  開發(fā)使用的注意事項(xiàng)                  
 1. 3. 7  使用GAL器件的注意事項(xiàng)                  
 第2章  CTLD與IFPGA簡介                  
 2. 1  CPLD的基本結(jié)構(gòu)                  
 2. 1. 1  CPLD器件結(jié)構(gòu)簡介                  
 2. 1. 2  典型CPLD器件簡述                  
 2. 1. 3  CPLD的編程工藝                  
 2. 1. 4  新技術(shù)的應(yīng)用                  
 2. 2  FPGA的基本結(jié)構(gòu)                  
 2. 2. 1  FPGA器件的發(fā)展                  
 2. 2. 2  FPGA器件結(jié)構(gòu)簡介                  
 2. 2. 3  FPGA器件的分類                  
 2. 2. 4  低功耗FPGA設(shè)計(jì)                  
 2. 3  CPLD與FPGA的比較                  
 2. 3. 1  結(jié)構(gòu)比較                  
 2. 3. 2  互連                  
 2. 4  CPLD開發(fā)應(yīng)用選擇                  
 2. 4. 1  器件的邏輯資源量的選擇                  
 2. 4. 2  器件功耗的選擇                  
 2. 4. 3  芯片速度的選擇                  
 2. 4. 4  FPGA／CPLD的選擇                  
 2. 4. 5  封裝的選擇                  
 2. 4. 6  其他因素的選擇                  
 第3章  Altera系列CPLD與FPGA                  
 3. 1  Altera簡介                  
 3. 1. 1  Altera器件的特點(diǎn)                  
 3. 1. 2  Altera器件的類型                  
 3. 1. 3  Altera的開發(fā)軟件                  
 3. 2  典型FPGA器件--FLEX10K系列                  
 3. 2. 1  概述                  
 3. 2. 2  FLEX10K的特點(diǎn)                  
 3. 2. 3  FLEX10K的內(nèi)部結(jié)構(gòu)                  
 3. 3  典型CPLD器件--MAX7000系列                  
 3. 3. 1  MAX7000的特點(diǎn)                  
 3. 3. 2  MAX7000的內(nèi)部結(jié)構(gòu)                  
 3. 3. 3  MAX7000的輸出配置                  
 3. 3. 4  MAX7000的編程                  
 3. 4  其他系列簡介                  
 3. 4. 1  APEX系列                  
 3. 4. 2  ACEX系列                  
 3. 4. 3  Mercury系列                  
 3. 4. 4  Excalibur系列                  
 3. 4. 5  Stratix系列                  
 第4章  Xilinx系列CPLD與FPGA                  
 4. 1  Xilinx低成本普及型FPGA--SpartanTM-XL                  
 4. 1. 1  Spartan-XL系列FPGA的基本結(jié)構(gòu)                  
 4. 1. 2  Spartan-XL系列FPGA的主要特點(diǎn)                  
 4. 1. 3  Spartan-XL系列FPGA的先進(jìn)特性                  
 4. 2  Xilinx高密度系統(tǒng)級FPGA    VirtexTM系列                  
 4. 2. 1  VirtexTM-E 1. 8V系列FPGA的基本結(jié)構(gòu)                  
 4. 2. 2  VirtexTM-E 1. 8V系列FPGA的主要特點(diǎn)                  
 4. 2. 3  VirtexTM-E 1. 8V系列FPGA先進(jìn)特性                  
 4. 2. 4  專門單元的設(shè)計(jì)原理                  
 4. 3  XC9500系列CPLD器件                  
 4. 3. 1  XC9500系列器件結(jié)構(gòu)簡述                  
 4. 3. 2  功能塊                  
 4. 3. 3  宏單元                  
 4. 3. 4  乘積項(xiàng)分配器                  
 4. 3. 5  FastCONNECT開關(guān)矩陣                  
 4. 3. 6  I／0塊                  
 4. 3. 7  XC9536系統(tǒng)內(nèi)可編程CPLD產(chǎn)品規(guī)格說明                  
 第5章  Lattice系列CPLD與FPGA                  
 5. 1  ispLSI系列概況                  
 5. 1. 1  isoLSI系列發(fā)展概況                  
 5. 1. 2  ispLSI系列分類簡介                  
 5. 1. 3  在系統(tǒng)編程技術(shù)簡介                  
 5. 1. 4  ispLSI系列器件的基本結(jié)構(gòu)                  
 5. 2  ispLSll000和1000E系列                  
 5. 2. 1  isoLSll000和1000E系列簡介                  
 5. 2. 2  通用邏輯塊                  
 5. 2. 3  巨型塊                  
 5. 2. 4  I/O單元                  
 5. 2. 5  輸出使能控制                  
 5. 2. 6  輸出布線區(qū)                  
 5. 2. 7  輸入布線                  
 5. 2. 8  全局布線區(qū)                  
 5. 2. 9  時(shí)鐘分配網(wǎng)絡(luò)                  
 5. 2. 10  定時(shí)模型                  
 5. 3  ispLSl2000／V系列簡介                  
 5. 3. 1  ispLSl2000／V系列概況                  
 5. 3. 2  輸出布線區(qū)                  
 5. 3. 3  I／0單元和OE結(jié)構(gòu)                  
 5. 3. 4  全局時(shí)鐘結(jié)構(gòu)                  
 5. 3. 5  定時(shí)模型                  
 5. 4  ispLSl3000系列簡介                  
 5. 4. 1  isoLSl 3000系列概況                  
 5. 4. 2  通用邏輯塊                  
 5. 4. 3  巨型塊結(jié)構(gòu)                  
 5. 4. 4  全局時(shí)鐘結(jié)構(gòu)                  
 5. 4. 5  I／0單元                  
 5. 4. 6  邊界掃描                  
 5. 4. 7  定時(shí)模型                  
 5. 5  ispLSI系列器件的編程                  
 5. 5. 1  ispLSI系列器件的編程單元                  
 5. 5. 2  ispLSI系列器件的編程接口                  
 5. 5. 3  ispLSI系列器件的編程                  
 第6章  VHDL硬件描述語言                  
 6. 1  VHDL語言的前述                  
 6. 1. 1  硬件描述語言自頂向下的設(shè)計(jì)過程特點(diǎn)                  
 6. 1. 2  VHDL硬件描述語言的優(yōu)點(diǎn)                  
 6. 2  VHDL硬件描述語言的結(jié)構(gòu)                  
 6. 2. 1  實(shí)體及其說明                  
 6. 2. 2  構(gòu)造體及其說明                  
 6. 2. 3  包集合. 庫及配置                  
 6. 2. 4  類屬說明和端口說明                  
 6. 3  VHDL語言的數(shù)據(jù)類型                  
 6. 3. 1  標(biāo)準(zhǔn)的數(shù)據(jù)類型                  
 6. 3. 2  用戶定義的數(shù)據(jù)類型                  
 6. 3. 3  用戶定義的予類型                  
 6. 3. 4  數(shù)據(jù)類型的轉(zhuǎn)換                  
 6. 3. 5  IEEE標(biāo)準(zhǔn)"STD  LOGIC". "STD  LOGIC  VECTOR"                  
 6. 4 VHDL語言的客體                  
 6. 4. 1  信號說明                  
 6. 4. 2  變量說明                  
 6. 4. 3  常數(shù)說明                  
 6. 5  VHDL語言的運(yùn)算操作符                  
 6. 5. 1  邏輯運(yùn)算符                  
 6. 5. 2  算術(shù)運(yùn)算符                  
 6. 5. 3  關(guān)系運(yùn)算符                  
 6. 5. 4  并置運(yùn)算符                  
 6. 6  VHDL語言的順序描述語句                  
 6. 6. 1  斷言(ASSERT)語句                  
 6. 6. 2  信號代入語句                  
 6. 6. 3  變量賦值語句                  
 6. 6. 4  WAIT語句                  
 6. 6. 5  IF語句                  
 6. 6. 6  CASE語句                  
 6. 6. 7  LOOP語句                  
 6. 6. 8  NEXT語句                  
 6. 6. 9  EXIT語句                  
 6. 7  VHDL語言的并發(fā)描述語句                  
 6. 7. 1  進(jìn)程(PROCESS)語句                  
 6. 7. 2  條件信號代入語句                  
 6. 7. 3  選擇信號代入語句                  
 6. 7. 4  并發(fā)信號代入語句                  
 6. 7. 5  BLOCK塊語句                  
 6. 7. 6  并發(fā)過程調(diào)用語句                  
 6. 7. 7  子程序語句的結(jié)構(gòu)描述                  
 6. 7. 8  COMPONENT語句和COMPONENT INSTANT語句                  
 6. 8  VHDL語言對狀態(tài)機(jī)的描述                  
 6. 8. 1  Moore型狀態(tài)機(jī)                  
 6. 8. 2  Mealv型狀態(tài)機(jī)                  
 6. 9  93版和87版VHDL語言的主要區(qū)別                  
 6. 9. 1  VHDL語言93版本的新特點(diǎn)                  
 6. 9. 2  VHDL中定義了CROUP                  
 6. 9. 3  VHDL中定義了共享變量                  
 6. 9. 4  定義了新的屬性FOREIGN                  
 6. 9. 5  在端口映射中使用常量表達(dá)式                  
 6. 9. 6  語句描述上的區(qū)別                  
 6. 9. 7  標(biāo)識                  
 6. 9. 8  擴(kuò)展標(biāo)號標(biāo)注                  
 6. 9. 9  文件操作定義                  
 6. 9. 10  純函數(shù)和非純函數(shù)                  
 6. 9. 11  增加了邏輯操作                  
 6. 9. 12  增加了預(yù)定義屬性                  
 6. 9. 13  對字符集進(jìn)行了擴(kuò)展                  
 6. 9. 14  擴(kuò)充了標(biāo)準(zhǔn)包集合                  
 6. 9. 15  擴(kuò)大了屬性使用范圍                  
 6. 9. 16  Reoort語句(報(bào)告語句)                  
 6. 9. 17  信號延時(shí)可指定脈沖寬度限制                  
 6. 9. 18  可對信號賦無效值                  
 6. 9. 19  延遲過程                  
 6. 9. 20  93版本中實(shí)體--構(gòu)造體. COMPONENT語句或配置的直接說明                  
 6. 9. 21  可含端口說明部分的CENERATE語句                  
 6. 9. 22  位串                  
 6. 9. 23  定義了擴(kuò)展標(biāo)識符                  
 6. 9. 24  87版到93版的移植中應(yīng)該注意的幾個(gè)問題                  
 第7章  MAX+plus II的使用                  
 7. 1  MAX+plus II的概述                  
 7. 1. 1  MAX+plus II開發(fā)工具功能簡介                  
 7. 1. 2  MAX+plus II開發(fā)工具的安裝                  
 7. 1. 3  Max+plus II 9. 6的第一次運(yùn)行                  
 7. 2  Max+plusII的應(yīng)用                  
 7. 2. 1  工具條和常用菜單選項(xiàng)說明                  
 7. 2. 2  文本輸入法設(shè)計(jì)                  
 7. 2. 3  圖形輸入法進(jìn)行設(shè)計(jì)                  
 7. 3  MAX+plusII中的元件符號. 元件庫和宏向?qū)?nbsp;                 
 7. 3. 1  MAX+plusII中創(chuàng)建元件符號                  
 7. 3. 2  MAX+plusII中元件庫的使用                  
 7. 3. 3  宏向?qū)?nbsp;                 
 附錄  VHDL標(biāo)準(zhǔn)包集合STD_LOGIC_1164文件                  
 參考文獻(xiàn)