Verilog-HDL實踐與應(yīng)用系統(tǒng)設(shè)計

第1章 硬件描述語言
1.1 什么是硬件描述語言HDL
1.2 基本邏輯電路的HDL
1.2.1 與門邏輯電路的描述
1.2.2 與非門邏輯電路的描述
1.2.3 非門邏輯電路的描述
1.2.4 或門邏輯電路的描述
1.2.5 或非門邏輯電路的描述
1.2.6 緩沖器邏輯電路的描述
1.3 邏輯仿真
1.3.1 頂層模塊的編寫
1.3.2 寄存器定義
1.3.3 線網(wǎng)定義
1.3.4 底層模塊的調(diào)用
1.3.5 輸入信號波形的描述
1.3.6 二與門邏輯電路的仿真結(jié)果
第2章 仿真器的獲取、安裝及運行
2.1 如何得到ISE WebPACK ModelSim XE仿真器?
2.2 通過網(wǎng)站下載和安裝ISE WebPACK ModelSim XE仿真器
2.3 建立一個新的工程文件
2.4 一個最簡單的仿真實例
第3章 組合邏輯電路
3.1 數(shù)據(jù)選擇器
3.1.1 2-1數(shù)據(jù)選擇器的描述
3.1.2 真值表和邏輯表達(dá)式
3.1.3 2-1數(shù)據(jù)選擇器的VerilogHDL描述
3.1.4 4-1數(shù)據(jù)選擇器的邏輯電路
3.1.5 4-1數(shù)據(jù)選擇器的VerilogHDL描述
3.1.6 條件操作符的使用方法
3.1.7 數(shù)據(jù)選擇器的行為描述方式
3.1.8 case語句的使用方法
3.1.9 if_else語句的使用方法
3.1.10 function函數(shù)
3.1.11 用于仿真的頂層模塊
3.1.12 數(shù)據(jù)選擇器的仿真結(jié)果
3.2 數(shù)據(jù)比較器
3.2.1 最簡單的數(shù)據(jù)判斷方法
3.2.22 位數(shù)據(jù)比較器
3.2.32 位數(shù)據(jù)比較器的VerilogHDL描述
3.2.4 數(shù)據(jù)比較器的數(shù)據(jù)寬度擴展
3.2.5 全比較器的VerilogHDL描述
3.3 編碼器
3.3.1 二進(jìn)制編碼器
3.3.2 二進(jìn)制編碼器的VerilogHDL描述
3.4 譯碼器
3.4.1 BCD碼譯碼器
3.4.2 非完全描述的邏輯函數(shù)和邏輯表達(dá)式的簡化
3.4.3 BCD碼譯碼器的VerilogHDL描述
3.4.4 BCD碼譯碼器的仿真結(jié)果
第4章 觸發(fā)器
4.1 異步RS觸發(fā)器
4.1.1 異步RS觸發(fā)器的邏輯符號
4.1.2 異步RS觸發(fā)器的VerilogHDL描述
4.1.3 異步RS觸發(fā)器的仿真結(jié)果
4.1.4 always塊語句
4.2 同步RS觸發(fā)器
4.2.1 同步RS觸發(fā)器的邏輯符號
4.2.2 同步RS觸發(fā)器的VerilogHDL描述
4.2.3 同步RS觸發(fā)器的仿真結(jié)果
4.3 異步T觸發(fā)器
4.3.1 異步T觸發(fā)器的邏輯符號
4.3.2 異步T觸發(fā)器的VerilogHDL描述
4.3.3 異步T觸發(fā)器的仿真結(jié)果
4.4 同步T觸發(fā)器
4.4.1 同步T觸發(fā)器的邏輯符號
4.4.2 同步T觸發(fā)器的VerilogHDL描述
4.4. 3 同步T觸發(fā)器的仿真結(jié)果
4.5 同步D觸發(fā)器
4.5.1 同步D觸發(fā)器的邏輯符號
4.5.2 同步D觸發(fā)器的VerilogHDL描述
4.5.3 同步D觸發(fā)器的仿真結(jié)果
4.6 帶有復(fù)位端的同步D觸發(fā)器
4.6.1 帶有復(fù)位端的同步D觸發(fā)器的邏輯符號
4.6.2 帶有復(fù)位端的同步D觸發(fā)器的VerilogHDL描述
4.6.3 帶有復(fù)位端的同步D觸發(fā)器的仿真結(jié)果
4.7 同步JK觸發(fā)器
4.7.1 同步JK觸發(fā)器的邏輯符號
4.7.2 同步JK觸發(fā)器的VerilogHDL描述
4.7.3 同步JK觸發(fā)器的仿真結(jié)果
第5章 時序邏輯電路
5.1 寄存器
5.1.1 寄存器的組成原理
5.1.2 寄存器的VerilogHDL描述
5.1.3 寄存器的仿真結(jié)果
5.2 移位寄存器
5.2.1 串行輸入并行輸出移位寄存器的組成
5.2.2 并行輸入串行輸出移位寄存器的組成
5.2.3 移位寄存器的VerilogHDL描述
5.2.4 移位寄存器的仿真結(jié)果
5.3 計數(shù)器
5.3.1 二進(jìn)制非同步計數(shù)器
5.3.2 四進(jìn)制非同步計數(shù)器
5.3.3 下降沿觸發(fā)型的計數(shù)器及2N進(jìn)制非同步計數(shù)器的組成
5.3.4 非同步計數(shù)器的VerilogHDL描述
5.3.5 多層次結(jié)構(gòu)的VerilogHDL設(shè)計
5.3.6 非同步計數(shù)器的仿真結(jié)果
5.3.7 同步計數(shù)器
5.3.8 同步計數(shù)器的VerilogHDL描述
5.3.9 同步任意進(jìn)制計數(shù)器的VerilogHDL描述
5.3.10 同步計數(shù)器的仿真結(jié)果
第6章 基于VerilogHDL的硬件電路的實現(xiàn)
6.1 硬件系統(tǒng)設(shè)計到實現(xiàn)的基本流程
6.2 下載電纜的制作
6.2.1 Xilinx下載電纜的連接方法
6.2.2 下載接口電路的組成
6.2.3 制作中需要注意的事項
6.3 JTAG標(biāo)準(zhǔn)
6.3.1 何為JTAG
6.3.2 JTAG的信號線及功能
6.4 Xilinx公司的CPLD
6.4.1 何為CPLD
6.4.2 XC9500系列
6.5 WebPACK Project Navigator 的使用方法
6.5.1 如何將仿真與硬件聯(lián)系起來
6.5.2 WebPACK Project Navigator編譯實例
6.5.3 編譯結(jié)果的報告
第7章 應(yīng)用系統(tǒng)設(shè)計實例（多功能測試器）
7.1 多功能測試器的制作
7.1.1 在硬件開發(fā)中提出的問題
7.1.2 多功能測試器的設(shè)計思想
7.1.3 硬件電路的組成
7.2 100 MHz計數(shù)器的制作及其在超聲波測量中的應(yīng)用
7.3 可編程單脈沖發(fā)生器
7.3.1 由系統(tǒng)功能描述時序關(guān)系
7.3.2 流程圖的設(shè)計
7.3.3 系統(tǒng)功能的描述
7.3.4 邏輯框圖
7.3.5 延時模塊的描述及仿真
7.3.6 功能模塊VerilogHDL描述的模塊化方法
7.3.7 輸入檢測模塊的描述及仿真
7.3.8 計數(shù)模塊的描述
7.3.9 可編程單脈沖發(fā)生器的系統(tǒng)仿真
7.4 可編程單脈沖發(fā)生器的硬件實測
第8章 應(yīng)用系統(tǒng)設(shè)計實例(直接數(shù)字頻率合成器）
8.1 直接數(shù)字頻率合成器DDS
8.2 數(shù)字式波形生成的基礎(chǔ)知識
8.2.1 存儲器與波形數(shù)據(jù)
8.2.2 波形發(fā)生器的系統(tǒng)組成
8.2.3 采用DDS方式的波形發(fā)生器
8.2.4 DDS設(shè)計中的參數(shù)選擇
8.3 基于XC9572的DDS設(shè)計
8.3.1 基于XC9572的DDS
8.3.2 加法器的VerilogHDL描述
8.3.3 DDS的VerilogHDL描述
8.3.4 DDS的仿真結(jié)果
8.3.5 目標(biāo)文件的下載與硬件調(diào)試
8.3.6 基于VB的波形數(shù)據(jù)生成方法
第9章 Verilog HDL的系統(tǒng)設(shè)計實例(并行接口電路)
9.1 打印口數(shù)據(jù)傳送接口電路的設(shè)計
9.1.1 打印口接口電路的應(yīng)用問題
9.1.2 微機打印口的基本結(jié)構(gòu)
9.1.3 打印口的數(shù)據(jù)格式
9.2 基于打印口的數(shù)據(jù)傳送
9.2.1 用打印口實現(xiàn)數(shù)據(jù)傳送的基本方案
9.2.2 并行接口電路的系統(tǒng)組成
9.2.3 時序設(shè)計方法
9.2.4 代碼分配時應(yīng)考慮的問題
9.3 數(shù)據(jù)傳送電路的VerilogHDL描述
9.3.1 譯碼器的VerilogHDL描述
9.3.2 并行接口電路的VerilogHDL描述
9.3.3 與8255有數(shù)據(jù)交換情況下的仿真方法
9.3.4 并行接口電路讀寫操作的仿真結(jié)果
9.4 系統(tǒng)調(diào)試方法
9.4.1 印刷電路板及其連接電纜
9.4.2 并行接口板的安裝及系統(tǒng)調(diào)試技術(shù)
9.4.3 并行接口板與微機間的通信
9.4.4 DLL庫的生成方法
參考文獻(xiàn)