電子系統(tǒng)集成設(shè)計(jì)技術(shù)

定　價：￥30.00

作　者：	李玉山，來新泉編著
出版社：	電子工業(yè)出版社
叢編項(xiàng)：	普通高等教育“十五”國家級規(guī)劃教材
標(biāo)　簽：	暫缺

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ISBN：	9787505380448	出版時間：	2002-01-01	包裝：	精裝
開本：	24cm	頁數(shù)：	374	字?jǐn)?shù)：

內(nèi)容簡介

　　電子系統(tǒng)集成設(shè)計(jì)技術(shù)是一個不斷發(fā)展的學(xué)科領(lǐng)域，本書借鑒國外的最新教材和相關(guān)研究成果文獻(xiàn)資料，以EDA工具為背景，從電路與系統(tǒng)的角度深入研討新形勢下的電子設(shè)計(jì)技術(shù)。本書內(nèi)容由淺入深地分為：對系統(tǒng)集成設(shè)計(jì)進(jìn)展加以概述；進(jìn)而介紹IC制造與測試；ASIC底層電路及版圖設(shè)計(jì)；數(shù)字電路設(shè)計(jì)技術(shù)和可編程芯片設(shè)計(jì)開發(fā)；深入論述系統(tǒng)設(shè)計(jì)工具高級硬件語言的應(yīng)用，包括VHDL和Verilog HDL的設(shè)計(jì)技術(shù)；最后探討有關(guān)ASIC/SOC系統(tǒng)設(shè)計(jì)的各種技術(shù)專題。本書涉及電路系統(tǒng)設(shè)計(jì)和EDA技術(shù)兩個交迭相關(guān)的領(lǐng)域。它可以作為電子信息工程工程、通信工程、計(jì)算機(jī)科學(xué)與技術(shù)、測控技術(shù)與儀器、自動化、電路與系統(tǒng)等學(xué)科學(xué)習(xí)電子設(shè)計(jì)/EDA技術(shù)的高年級本科生、研究生教材和工程技術(shù)人員的自學(xué)參考書。

作者簡介

暫缺《電子系統(tǒng)集成設(shè)計(jì)技術(shù)》作者簡介

圖書目錄

第1章電子系統(tǒng)集成設(shè)計(jì)概述
1.1 數(shù)字系統(tǒng)和VLSI
1.2 ASIC/SOC設(shè)計(jì)與CAX
1.3 ASIC/SOC設(shè)計(jì)與制造
1.4 電子設(shè)計(jì)技術(shù)
1.5 EDA設(shè)計(jì)工具
1.6 課程設(shè)計(jì)習(xí)題
第2章 IC制造與測試
2.1 IC工藝牽動設(shè)計(jì)
2.2 MOS晶體管與連線
2.3 VLSI加工流程
2.4 線路、版圖與掩模
2.5 IC測試與故障
2.6 課程設(shè)計(jì)習(xí)題
第3章 ASIC底層電路及版圖設(shè)計(jì)
3.1 CMOS反相器
3.2 存儲器和I/O電路
3.3 模擬ASIC電路
3.4 ASIC半定制技術(shù)
3.5 平面規(guī)劃與布局布線
3.6 IC版圖設(shè)計(jì)與電氣規(guī)劃
3.7 IC版圖格式
3.8 課程設(shè)計(jì)習(xí)題
*3.9 版圖設(shè)計(jì)工具Tanner Tools
第4章數(shù)字電路設(shè)計(jì)技術(shù)
4.1 CMOS門電路
4.2 時序與時序電路
4.3 時序邏輯設(shè)計(jì)
4.4 算術(shù)邏輯構(gòu)件設(shè)計(jì)
4.5 分析、仿真與驗(yàn)證
4.6 設(shè)計(jì)綜合與優(yōu)化
4.7 EDIF格式
4.8 課程設(shè)計(jì)習(xí)題
*4.9 電路設(shè)計(jì)工具Viewlogic
第5章可編程器件底層設(shè)計(jì)
5.1 可編程芯片概述
5.2 Xilinx FPGA結(jié)構(gòu)
5.3 FPGA版圖設(shè)計(jì)
5.4 FPGA編程及嵌入設(shè)計(jì)
5.5 FPGA和CPLD進(jìn)展述評
5.6 課程設(shè)計(jì)習(xí)題
第6章 VHDL硬件設(shè)計(jì)語言
6.1 VHDL語言設(shè)計(jì)概述
6.2 VHDL可編譯源設(shè)計(jì)單元
6.3 VHDL語言基礎(chǔ)知識
6.4 時序語句與行為描述
6.5 信號與信號賦值
6.6 并發(fā)行為性語句與數(shù)據(jù)流描述
6.7 元件層次與結(jié)構(gòu)描述
6.8 VHDL設(shè)計(jì)舉例
6.9 課程設(shè)計(jì)復(fù)習(xí)
*6.10 VHDL設(shè)計(jì)工具V-System
*6.11 VHDL相關(guān)標(biāo)準(zhǔn)
第7章 Verilog HDL硬件設(shè)計(jì)語言
7.1 Verilog HDL概要
7.2 Verilog HDL基礎(chǔ)知識
7.3 邏輯門及時延模型
7.4 數(shù)據(jù)流風(fēng)格描述
7.5 行為風(fēng)格描述
7.6 結(jié)構(gòu)風(fēng)格描述
7.7 編譯仿真輔助技術(shù)
7.8 Verilog HDL設(shè)計(jì)測試技術(shù)
7.9 Verilog HDL與VHDL對比
7.10 課程設(shè)計(jì)習(xí)題
*7.11 IEEE-1364 Verilog HDL標(biāo)準(zhǔn)
第8章 ASIC/SOC系統(tǒng)設(shè)計(jì)技術(shù)
8.1 時序電路與時序設(shè)計(jì)
8.2 系統(tǒng)與電路結(jié)構(gòu)設(shè)計(jì)
8.3 處理器并行算法與結(jié)構(gòu)
8.4 芯片內(nèi)外互連技術(shù)
8.5 芯片低功耗設(shè)計(jì)
8.6 可測性設(shè)計(jì)與可靠性分析
8.7 ASIC/SOC設(shè)計(jì)方法學(xué)
主要參考文獻(xiàn)