超大規(guī)模集成電路與嵌入式系統(tǒng)

縮略語
第1部分 決策圖 001
第1章 共享多端二元決策圖 003
1.1 引言 003
1.2 預(yù)備知識(shí) 004
1.3 SMTBDD(k ) 的一個(gè)優(yōu)化算法 008
1.3.1 權(quán)重計(jì)算程序 009
1.3.2 SMTBDD(3) 的優(yōu)化 011
1.4 小結(jié) 011
參考文獻(xiàn) 012
第2章 多輸出函數(shù) 014
2.1 引言 014
2.2 多輸出函數(shù)的二元決策圖 015
2.2.1 共享二元決策圖和多端二元決策圖 016
2.2.2 用于特征函數(shù)的二元決策圖 016
2.2.3 各種二元決策圖的比較 019
2.3 緊湊型BDD for CF 的構(gòu)造 019
2.3.1 問題描述 020
2.3.2 輸出變量的排序 020
2.3.3 基于交錯(cuò)采樣方案的輸入變量排序 021
2.3.4 輸入變量和輸出變量的交錯(cuò) 022
2.3.5 變量排序算法 024
2.4 小結(jié) 024
參考文獻(xiàn) 024
第3章 多輸出函數(shù)的共享多值決策圖 026
3.1 引言 026
3.2 決策圖 027
3.2.1 二元決策圖 027
3.2.2 多值決策圖 027
3.3 緊湊型SMDD 的構(gòu)造 029
3.3.1 二進(jìn)制輸入變量的配對(duì) 029
3.3.2 輸入變量的排序 032
3.4 小結(jié) 033
參考文獻(xiàn) 033
第4章 多值決策圖最小化的啟發(fā)式算法 035
4.1 引言 035
4.2 基本性質(zhì) 036
4.3 多值決策圖 037
4.4 多值決策圖的最小化 040
4.4.1 二值輸入的配對(duì) 040
4.4.2 多值變量的排序 041
4.5 小結(jié) 043
參考文獻(xiàn) 043
第5章 多輸出函數(shù)的時(shí)分復(fù)用實(shí)現(xiàn)——基于共享多端多值決策圖 045
5.1 引言 045
5.2 多輸出函數(shù)的決策圖 045
5.2.1 共享二元決策圖 046
5.2.2 共享多值決策圖 047
5.2.3 共享多端多值決策圖 047
5.3 時(shí)分復(fù)用實(shí)現(xiàn) 049
5.3.1 基于SBDD 的TDM 實(shí)現(xiàn) 049
5.3.2 基于SMDD 的TDM 實(shí)現(xiàn) 050
5.3.3 基于SMTMDD 的TDM 實(shí)現(xiàn) 050
5.3.4 TDM 實(shí)現(xiàn)的比較 052
5.4 SMTMDD 的精簡 052
5.5 決策圖大小的上限 053
5.6 小結(jié) 053
參考文獻(xiàn) 053
第6章 多輸出開關(guān)函數(shù)——基于多值偽克羅內(nèi)克決策圖 055
6.1 引言 055
6.2 定義和基本性質(zhì) 057
6.3 偽克羅內(nèi)克決策圖 057
6.3.1 二值偽克羅內(nèi)克決策圖 058
6.3.2 多值偽克羅內(nèi)克決策圖 058
6.4 四值偽克羅內(nèi)克決策圖的優(yōu)化 058
6.4.1 二值輸入變量的配對(duì) 058
6.4.2 四值變量的排序 060
6.4.3 展開的選擇 061
6.5 小結(jié) 062
參考文獻(xiàn) 063
第2部分 多值電路設(shè)計(jì)架構(gòu) 064
第7章 多值觸發(fā)器——基于傳輸管邏輯 066
7.1 引言 066
7.1.1 傳輸管邏輯實(shí)現(xiàn)多值觸發(fā)器 066
7.1.2 傳輸管邏輯實(shí)現(xiàn)帶二進(jìn)制編譯碼的多值觸發(fā)器 067
7.2 無二進(jìn)制編譯碼的多值觸發(fā)器 068
7.2.1 傳輸管和閾值門的特性 069
7.2.2 用閾值門實(shí)現(xiàn)多值逆變器 070
7.2.3 用多值傳輸管邏輯實(shí)現(xiàn)多值觸發(fā)器 071
7.3 小結(jié) 073
參考文獻(xiàn) 073
第8章 多值多輸出邏輯電路——基于電壓模式傳輸管 074
8.1 引言 074
8.2 基本定義和術(shù)語 075
8.3 方法 075
8.3.1 二進(jìn)制邏輯函數(shù)到多值邏輯函數(shù)的轉(zhuǎn)換 075
8.3.2 函數(shù)的配對(duì) 077
8.3.3 輸出階段 077
8.4 小結(jié) 080
參考文獻(xiàn) 081
第9章 多值輸入二值輸出函數(shù) 082
9.1 引言 082
9.2 基本定義 083
9.3 二值變量轉(zhuǎn)換為多值變量 084
9.4 小結(jié) 092
參考文獻(xiàn) 093
第10章 數(shù)字模糊運(yùn)算——基于多值Fredkin 門 094
10.1 引言 094
10.2 可逆邏輯 095
10.2.1 可逆門和經(jīng)典數(shù)字邏輯 095
10.2.2 多值Fredkin 門 096
10.3 模糊集與模糊關(guān)系 097
10.4 電路 100
10.4.1 多值Fredkin 門模糊運(yùn)算 100
10.4.2 用于組合模糊關(guān)系的脈動(dòng)陣列結(jié)構(gòu) 101
10.5 小結(jié) 102
參考文獻(xiàn) 102
第11章 基于查找表的多值多輸出邏輯表達(dá)式 104
11.1 引言 104
11.2 基本定義和性質(zhì) 104
11.2.1 乘積項(xiàng) 105
11.2.2 最小乘積和 105
11.2.3 使用Kleenean 系數(shù)的多值邏輯乘積和表達(dá)式 105
11.3 方法 106
11.3.1 支撐集矩陣 106
11.3.2 配對(duì)支撐集矩陣 107
11.4 基于Kleenean 系數(shù)的多值多輸出函數(shù)最小化算法 108
11.5 基于電流模式CMOS 實(shí)現(xiàn)多值多輸出函數(shù) 110
11.6 小結(jié) 112
參考文獻(xiàn) 112
第3部分 可編程邏輯器件 113
第12章 基于查找表的神經(jīng)網(wǎng)絡(luò)矩陣乘法 116
12.1 引言 116
12.2 基本定義 116
12.3 方法 117
12.4 小結(jié) 121
參考文獻(xiàn) 121
第13章 基于傳輸管邏輯的易測試可編程邏輯陣列 123
13.1 引言 123
13.2 乘積線分組 123
13.3 設(shè)計(jì) 124
13.4 乘積線分組技術(shù) 126
13.5 小結(jié) 127
參考文獻(xiàn) 128
第14章 譯碼PLA 輸入分配的遺傳算法 129
14.1 譯碼器簡介 129
14.2 譯碼PLA 132
14.3 基本定義 134
14.4 遺傳算法 134
14.4.1 遺傳算法術(shù)語 135
14.4.2 簡單遺傳算法 136
14.4.3 穩(wěn)態(tài)遺傳算法 136
14.5 遺傳算子 138
14.5.1 選擇 138
14.5.2 交叉 139
14.5.3 突變 139
14.5.4 反演 140
14.6 譯碼PLA 的遺傳算法 141
14.6.1 問題編碼 141
14.6.2 適應(yīng)度函數(shù) 141
14.6.3 改進(jìn)的遺傳算法 142
14.6.4 譯碼與- 異或PLA 實(shí)現(xiàn) 143
14.7 小結(jié) 143
參考文獻(xiàn) 144
第15章 基于FPGA 的乘法器——采用LUT 合并定理 145
15.1 引言 145
15.2 LUT 合并定理 146
15.3 采用LUT 合并定理的乘法器電路 146
15.4 小結(jié) 153
參考文獻(xiàn) 153
第16章 基于LUT 的BCD 加法器 154
16.1 引言 154
16.2 基于LUT 的BCD 加法器的設(shè)計(jì) 154
16.2.1 并行BCD 加法 155
16.2.2 用LUT 實(shí)現(xiàn)并行BCD 加法器電路 159
16.3 小結(jié) 161
參考文獻(xiàn) 161
第17章 FPGA 布局布線算法 163
17.1 引言 163
17.2 布局和布線 164
17.3 模塊劃分算法 164
17.4 Kernighan-Lin 算法 164
17.4.1 K-L 算法原理 165
17.4.2 K-L 算法實(shí)現(xiàn) 165
17.4.3 K-L 算法步驟 166
17.5 小結(jié) 167
參考文獻(xiàn) 167
第18章 基于LUT 的BCD 乘法器 169
18.1 引言 169
18.2 基本性質(zhì) 171
18.3 算法 173
18.3.1 BCD 乘法思想 174
18.3.2 LUT 架構(gòu) 175
18.4 基于LUT 的BCD 乘法器設(shè)計(jì) 179
18.5 小結(jié) 183
參考文獻(xiàn) 183
第19章 基于鴿籠原理的LUT 矩陣乘法器電路 185
19.1 引言 185
19.2 基本定義 188
19.2.1 二進(jìn)制乘法 188
19.2.2 矩陣乘法 189
19.2.3 BCD 編碼 189
19.2.4 BCD 加法 190
19.2.5 二進(jìn)制到BCD 轉(zhuǎn)換 191
19.2.6 鴿籠原理 191
19.2.7 現(xiàn)場可編程門陣列 192
19.2.8 查找表 193
19.2.9 基于LUT 的加法器 194
19.2.10 BCD 加法器 195
19.2.11 比較器 197
19.2.12 移位寄存器 197
19.2.13 字面量成本 198
19.2.14 門輸入成本 199
19.2.15 Xilinx Virtex-6 FPGA Slice 200
19.3 矩陣乘法器 200
19.3.1 一種高效的矩陣乘法 200
19.3.2 矩陣乘法算法 213
19.3.3 高性價(jià)比的矩陣乘法器電路 217
19.4 小結(jié) 225
參考文獻(xiàn) 226
第20章 BCD 加法器——使用基于LUT 的FPGA 229
20.1 引言 229
20.2 基于LUT 的BCD 加法器 230
20.2.1 BCD 加法 230
20.2.2 LUT 架構(gòu) 232
20.3 使用LUT 的BCD 加法器電路 236
20.4 小結(jié) 237
參考文獻(xiàn) 237
第21章 通用復(fù)雜可編程邏輯器件（CPLD）電路板 239
21.1 引言 239
21.2 硬件設(shè)計(jì)與開發(fā) 240
21.2.1 DC-DC 轉(zhuǎn)換器 240
21.2.2 JTAG 接口 241
21.2.3 LED 接口 241
21.2.4 時(shí)鐘電路 241
21.2.5 CPLD 241
21.2.6 七段顯示器 243
21.2.7 輸入/ 輸出連接器 243
21.3 CPLD 內(nèi)部硬件設(shè)計(jì) 243
21.3.1 A5/1 算法 243
21.3.2 七段顯示驅(qū)動(dòng)器 244
21.3.3 8 位二進(jìn)制計(jì)數(shù)器 244
21.4 應(yīng)用 246
21.5 小結(jié) 246
參考文獻(xiàn) 246
第22章 基于FPGA 的可編程邏輯控制器（PLC） 248
22.1 引言 248
22.2 PLC 中的FPGA 技術(shù) 249
22.3 PLC 系統(tǒng)設(shè)計(jì)流程 250
22.3.1 梯形圖程序結(jié)構(gòu) 250
22.3.2 PLC 的運(yùn)行模式 251
22.3.3 梯形圖掃描 251
22.3.4 梯形圖執(zhí)行 251
22.3.5 系統(tǒng)實(shí)現(xiàn) 252
22.4 設(shè)計(jì)約束 253
22.5 小結(jié) 254
參考文獻(xiàn) 254
第4部分 數(shù)字電路設(shè)計(jì)架構(gòu) 256
第23章 除法器電路設(shè)計(jì)——基于商和部分余數(shù)的并行計(jì)算 258
23.1 引言 258
23.2 基本定義 262
23.2.1 除法運(yùn)算 262
23.2.2 移位寄存器 263
23.2.3 補(bǔ)碼邏輯 266
23.2.4 比較器 266
23.2.5 加法器 267
23.2.6 減法器 268
23.2.7 查找表 270
23.2.8 計(jì)數(shù)器電路 270
23.2.9 可逆邏輯和容錯(cuò)邏輯 272
23.3 方法學(xué) 272
23.3.1 除法算法 272
23.3.2 基于ASIC 的電路 277
23.3.3 基于LUT 的電路 296
23.4 小結(jié) 307
參考文獻(xiàn) 308
第24章 TANT 網(wǎng)絡(luò)的布爾函數(shù)綜合 310
24.1 引言 310
24.2 TANT 最小化 310
24.3 TANT 最小化的推薦方法 312
24.4 不同階段使用的算法 314
24.5 小結(jié) 315
參考文獻(xiàn) 316
第25章 基于神經(jīng)網(wǎng)絡(luò)的非對(duì)稱高基有符號(hào)數(shù)加法器 317
25.1 基本定義 318
25.1.1 神經(jīng)網(wǎng)絡(luò) 318
25.1.2 非對(duì)稱數(shù)系統(tǒng) 318
25.1.3 二進(jìn)制到非對(duì)稱數(shù)系統(tǒng)的轉(zhuǎn)換 318
25.1.4 AHSD4 數(shù)字系統(tǒng)的加法 319
25.2 基于神經(jīng)網(wǎng)絡(luò)的加法器設(shè)計(jì) 320
25.3 基5 非對(duì)稱高基有符號(hào)數(shù)加法 321
25.4 小結(jié) 321
參考文獻(xiàn) 321
第26章 SoC 測試自動(dòng)化集成框架——基于矩形裝箱的包裝器/TAM 協(xié)同優(yōu)化與約束測試調(diào)度 322
26.1 引言 322
26.2 包裝器設(shè)計(jì) 323
26.3 TAM 設(shè)計(jì)及測試調(diào)度 324
26.4 功率約束測試調(diào)度 326
26.4.1 數(shù)據(jù)結(jié)構(gòu) 326
26.4.2 矩形結(jié)構(gòu) 327
26.4.3 對(duì)角線長度計(jì)算 328
26.4.4 TAM 任務(wù)分配 329
26.5 小結(jié) 330
參考文獻(xiàn) 330
第27章 基于憶阻器的SRAM 331
27.1 引言 331
27.2 憶阻器特性 332
27.3 憶阻器作為開關(guān) 334
27.4 憶阻器工作原理 334
27.5 憶阻SRAM 335
27.6 小結(jié) 336
參考文獻(xiàn) 337
第28章 微處理器設(shè)計(jì)的容錯(cuò)方法 338
28.1 引言 338
28.1.1 設(shè)計(jì)故障 338
28.1.2 制造缺陷 339
28.1.3 運(yùn)行故障 339
28.2 動(dòng)態(tài)驗(yàn)證 340
28.2.1 系統(tǒng)架構(gòu) 341
28.2.2 檢查處理器架構(gòu) 342
28.3 物理設(shè)計(jì) 344
28.4 附加故障覆蓋率的設(shè)計(jì)改進(jìn) 345
28.4.1 運(yùn)行錯(cuò)誤 345
28.4.2 制造錯(cuò)誤 347
28.5 小結(jié) 348
參考文獻(xiàn) 348
第29章 超大規(guī)模集成電路與嵌入式系統(tǒng)的應(yīng)用 350
29.1 超大規(guī)模集成電路應(yīng)用 350
29.1.1 工業(yè)廠房中的自主機(jī)器人 351
29.1.2 制造業(yè)中的機(jī)器 351
29.1.3 用于質(zhì)量控制的智能視覺技術(shù) 353
29.1.4 確保安全的可穿戴設(shè)備 354
29.1.5 使用CPU 進(jìn)行計(jì)算 354
29.1.6 片上系統(tǒng) 355
29.1.7 前沿AI 處理 356
29.1.8 5G 網(wǎng)絡(luò)中的VLSI 356
29.1.9 模糊邏輯和決策圖 357
29.2 嵌入式系統(tǒng)應(yīng)用 358
29.2.1 用于路燈控制的嵌入式系統(tǒng) 358
29.2.2 用于工業(yè)溫度控制的嵌入式系統(tǒng) 358
29.2.3 用于交通信號(hào)控制的嵌入式系統(tǒng) 358
29.2.4 用于車輛定位的嵌入式系統(tǒng) 359
29.2.5 用于戰(zhàn)地偵察機(jī)器人的嵌入式系統(tǒng) 359
29.2.6 自動(dòng)售貨機(jī) 359
29.2.7 機(jī)械臂調(diào)節(jié)器 359
29.2.8 路由器和交換機(jī) 359
29.2.9 工業(yè)FPGA 360
29.2.10 工業(yè)PLC 361
29.3 小結(jié) 361
參考文獻(xiàn) 362
結(jié)束語 364
作者簡介 366