集成電路制造工藝與工程應(yīng)用（第2版）

定　價：￥99.00

作　者：	溫德通
出版社：	機械工業(yè)出版社
叢編項：
標(biāo)　簽：	暫缺

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ISBN：	9787111764625	出版時間：	2024-11-01	包裝：	平裝-膠訂
開本：	16開	頁數(shù)：		字?jǐn)?shù)：

內(nèi)容簡介

　　《集成電路制造工藝與工程應(yīng)用第2版》在第1版的基礎(chǔ)上新增了大量新工藝彩圖，配備了PPT課件和17小時的課程視頻。《集成電路制造工藝與工程應(yīng)用第2版》以實際應(yīng)用為出發(fā)點，抓住目前半導(dǎo)體工藝的工藝技術(shù)逐一進行介紹，例如應(yīng)變硅技術(shù)、HKMG技術(shù)、SOI技術(shù)和FinFET技術(shù)。然后從工藝整合的角度，通過圖文對照的形式對典型工藝進行介紹，例如隔離技術(shù)的發(fā)展、硬掩膜版工藝技術(shù)、LDD工藝技術(shù)、Salicide工藝技術(shù)、ESD IMP工藝技術(shù)、Al和Cu金屬互連，并將這些工藝技術(shù)應(yīng)用于實際工藝流程中，通過實例讓大家能快速地掌握具體工藝技術(shù)的實際應(yīng)用。本書旨在向從事半導(dǎo)體行業(yè)的朋友介紹半導(dǎo)體工藝技術(shù)，給業(yè)內(nèi)人士提供簡單易懂并且與實際應(yīng)用相結(jié)合的參考書。本書也可供微電子學(xué)與集成電路專業(yè)的學(xué)生和教師閱讀參考。

作者簡介

　　溫德通，芯片設(shè)計工程師。畢業(yè)于西安電子科技大學(xué)微電子學(xué)院。曾就職于中芯國際集成電路制造（上海）有限公司，負責(zé)工藝制程整合方面的工作；后加入晶門科技（深圳）有限公司，負責(zé)集成電路制造工藝、器件、設(shè)計規(guī)則、物理驗證、閂鎖效應(yīng)和ESD電路設(shè)計等方面的工作；目前就職于一家全球領(lǐng)先的芯片設(shè)計公司，負責(zé)集成電路制造工藝、器件、設(shè)計規(guī)則、物理驗證、閂鎖效應(yīng)、IO電路設(shè)計和ESD設(shè)計等方面的工作。已出版圖書《集成電路制造工藝與工程應(yīng)用》和《CMOS集成電路門鎖效應(yīng)》。郵箱：wendetong@139.com

圖書目錄

第1章引言
1.1崛起的CMOS工藝制程技術(shù)
1.1.1雙極型工藝制程技術(shù)簡介
1.1.2PMOS工藝制程技術(shù)簡介
1.1.3NMOS工藝制程技術(shù)簡介
1.1.4CMOS工藝制程技術(shù)簡介
1.2特殊工藝制程技術(shù)
1.2.1BiCMOS工藝制程技術(shù)簡介
1.2.2BCD工藝制程技術(shù)簡介
1.2.3HV-CMOS工藝制程技術(shù)簡介
1.3MOS集成電路的發(fā)展歷史
1.4MOS器件的發(fā)展和面臨的挑戰(zhàn)
參考文獻
第2章先進工藝制程技術(shù)
2.1應(yīng)變硅工藝技術(shù)
2.1.1應(yīng)變硅技術(shù)的概況
2.1.2應(yīng)變硅技術(shù)的物理機理
2.1.3源漏嵌入SiC應(yīng)變技術(shù)
2.1.4源漏嵌入SiGe應(yīng)變技術(shù)
2.1.5應(yīng)力記憶技術(shù)
2.1.6接觸刻蝕阻擋層應(yīng)變技術(shù)
2.2HKMG工藝技術(shù)
2.2.1柵介質(zhì)層的發(fā)展和面臨的挑戰(zhàn)
2.2.2襯底量子效應(yīng)
2.2.3多晶硅柵耗盡效應(yīng)
2.2.4等效柵氧化層厚度
2.2.5柵直接隧穿漏電流
2.2.6高介電常數(shù)介質(zhì)層
2.2.7HKMG工藝技術(shù)
2.2.8金屬嵌入多晶硅柵工藝技術(shù)
2.2.9金屬替代柵極工藝技術(shù)
2.3SOI工藝技術(shù)
2.3.1SOS技術(shù)
2.3.2SOI技術(shù)
2.3.3PD-SOI
2.3.4FD-SOI
2.4FinFET和UTB-SOI工藝技術(shù)
2.4.1FinFET的發(fā)展概況
2.4.2FinFET和UTB-SOI的原理
2.4.3FinFET工藝技術(shù)
參考文獻
集成電路制造工藝與工程應(yīng)用第2版
目錄
第3章工藝集成
3.1隔離技術(shù)
3.1.1pn結(jié)隔離技術(shù)
3.1.2LOCOS（硅局部氧化）隔離技術(shù)
3.1.3STI（淺溝槽）隔離技術(shù)
3.1.4LOD效應(yīng)
3.2硬掩膜版（Hard Mask）工藝技術(shù)
3.2.1硬掩膜版工藝技術(shù)簡介
3.2.2硬掩膜版工藝技術(shù)的工程應(yīng)用
3.3漏致勢壘降低效應(yīng)和溝道離子注入
3.3.1漏致勢壘降低效應(yīng)
3.3.2暈環(huán)離子注入
3.3.3淺源漏結(jié)深
3.3.4倒摻雜阱
3.3.5阱鄰近效應(yīng)
3.3.6反短溝道效應(yīng)
3.4熱載流子注入效應(yīng)與輕摻雜漏（LDD）工藝技術(shù)
3.4.1熱載流子注入效應(yīng)簡介
3.4.2雙擴散漏（DDD）和輕摻雜漏（LDD）工藝技術(shù)
3.4.3
側(cè)墻（Spacer Sidewall）工藝技術(shù)
3.4.4輕摻雜漏離子注入和
側(cè)墻工藝技術(shù)的工程應(yīng)用
3.5金屬硅化物技術(shù)
3.5.1Polycide工藝技術(shù)
3.5.2Salicide工藝技術(shù)
3.5.3SAB工藝技術(shù)
3.5.4SAB和Salicide工藝技術(shù)的工程應(yīng)用
3.6靜電放電離子注入技術(shù)
3.6.1靜電放電離子注入技術(shù)
3.6.2靜電放電離子注入技術(shù)的工程應(yīng)用
3.7金屬互連技術(shù)
3.7.1接觸孔和通孔金屬填充
3.7.2鋁金屬互連
3.7.3銅金屬互連
3.7.4阻擋層金屬
參考文獻
第4章工藝制程整合
4.1亞微米CMOS前段工藝制程技術(shù)流程
4.1.1襯底制備
4.1.2雙阱工藝
4.1.3有源區(qū)工藝
4.1.4LOCOS隔離工藝
4.1.5閾值電壓離子注入工藝
4.1.6柵氧化層工藝
4.1.7多晶硅柵工藝
4.1.8輕摻雜漏（LDD）離子注入工藝
4.1.9側(cè)墻工藝
4.1.10源漏離子注入工藝
4.2亞微米CMOS后段工藝制程技術(shù)流程
4.2.1ILD工藝
4.2.2接觸孔工藝
4.2.3金屬層1工藝
4.2.4IMD1工藝
4.2.5通孔1工藝
4.2.6金屬電容（MIM）工藝
4.2.7金屬層2工藝
4.2.8IMD2工藝
4.2.9通孔2工藝
4.2.10頂層金屬工藝
4.2.11鈍化層工藝
4.3深亞微米CMOS前段工藝技術(shù)流程
4.3.1襯底制備
4.3.2有源區(qū)工藝
4.3.3STI隔離工藝
4.3.4雙阱工藝
4.3.5柵氧化層工藝
4.3.6多晶硅柵工藝
4.3.7輕摻雜漏（LDD）離子注入工藝
4.3.8側(cè)墻工藝
4.3.9源漏離子注入工藝
4.3.10HRP工藝
4.3.11Salicide工藝
4.4深亞微米CMOS后段工藝技術(shù)
4.5納米CMOS前段工藝技術(shù)流程
4.6納米CMOS后段工藝技術(shù)流程
4.6.1ILD工藝
4.6.2接觸孔工藝
4.6.3IMD1工藝
4.6.4金屬層1工藝
4.6.5IMD2工藝
4.6.6通孔1和金屬層2工藝
4.6.7IMD3工藝
4.6.8通孔2和金屬層3工藝
4.6.9IMD4工藝
4.6.10頂層金屬Al工藝
4.6.11鈍化層工藝
參考文獻
第5章晶圓接受測試
（WAT）
5.1WAT概述
5.1.1WAT簡介
5.1.2WAT測試類型
5.2MOS參數(shù)的測試條件
5.2.1閾值電壓Vt的測試條件
5.2.2飽和電流Idsat的測試條件
5.2.3漏電流Ioff的測試條件
5.2.4源漏擊穿電壓BVD的測試條件
5.2.5襯底電流Isub的測試條件
5.3柵氧化層參數(shù)的測試條件
5.3.1電容Cgox的測試條件
5.3.2電性厚度Tgox的測試條件
5.3.3擊穿電壓BVgox的測試條件
5.4寄生MOS參數(shù)的測試條件
5.5pn結(jié)參數(shù)的測試條件
5.5.1電容Cjun的測試條件
5.5.2擊穿電壓BVjun的測試條件
5.6方塊電阻的測試條件
5.6.1NW方塊電阻的測試條件
5.6.2PW方塊電阻的測試條件
5.6.3Poly方塊電阻的測試條件
5.6.4AA方塊電阻的測試條件
5.6.5金屬方塊電阻的測試條件
5.7接觸電阻的測試條件
5.7.1AA接觸電阻的測試條件
5.7.2Poly接觸電阻的測試條件
5.7.3金屬通孔接觸電阻的測試條件
5.8隔離的測試條件
5.8.1AA隔離的測試條件
5.8.2Poly隔離的測試條件
5.8.3金屬隔離的測試條件
5.9電容的測試條件
5.9.1電容的測試條件
5.9.2電容擊穿電壓的測試條件
后記
縮略語
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