芯片設(shè)計(jì)-CMOS模擬集成電路版圖設(shè)計(jì)與驗(yàn)證：基于Cadence IC 6.1.7（第2版）

第2版前言
第1版前言
第1章先進(jìn)集成電路器件1
1.1概述1
1.2平面全耗盡絕緣襯底上硅
(FD-SOI ）MOSFET4
1.2.1采用薄氧化埋層的原因5
1.2.2超薄體中的二維效應(yīng)8
1.3FinFET11
1.3.1三柵以及雙柵FinFET12
1.3.2實(shí)際中的結(jié)構(gòu)選擇19
1.4碳基晶體管20
1.4.1碳納米管20
1.4.2碳納米管場(chǎng)效應(yīng)晶體管22
1.5版圖相關(guān)效應(yīng)26
1.5.1阱鄰近效應(yīng)27
1.5.2淺槽隔離應(yīng)力效應(yīng)29
1.6基于gm/ID的設(shè)計(jì)方法35
1.6.1模擬集成電路的層次
化設(shè)計(jì)35
1.6.2gm/ID設(shè)計(jì)方法所處的
地位36
1.6.3gm/ID設(shè)計(jì)方法的優(yōu)勢(shì)37
1.6.4基于Vov的設(shè)計(jì)方法38
1.6.5gm/ID設(shè)計(jì)方法詳述42
1.6.6基于gm/ID的設(shè)計(jì)實(shí)例46
第2章CMOS模擬集成電路
版圖基礎(chǔ)48
2.1CMOS模擬集成電路設(shè)計(jì)
流程48
2.2CMOS模擬集成電路版圖
定義51
2.3CMOS模擬集成電路版圖
設(shè)計(jì)流程52
2.3.1版圖規(guī)劃53
2.3.2版圖設(shè)計(jì)實(shí)現(xiàn)54
2.3.3版圖驗(yàn)證55
2.3.4版圖完成56
2.4版圖設(shè)計(jì)通用規(guī)則57
2.5版圖布局59
2.5.1對(duì)稱(chēng)約束下的晶體管級(jí)
布局60
2.5.2版圖約束下的層次化布局61
2.6版圖布線(xiàn)65
2.7CMOS模擬集成電路版圖
匹配設(shè)計(jì)69
2.7.1CMOS工藝失配機(jī)理69
2.7.2元器件版圖匹配設(shè)計(jì)
規(guī)則71
第3章Cadence Virtuoso 6.1.7
版圖設(shè)計(jì)工具74
3.1Cadence Virtuoso 6.1.7界面
介紹74
3.1.1Cadence Virtuoso 6.1.7
CIW界面介紹75
3.1.2Cadence Virtuoso 6.1.7
Library Manager界面介紹81
3.1.3Cadence Virtuoso 6.1.7
Library Path Editor操作
介紹101
3.1.4Cadence Virtuoso 6.1.7
Layout Editor界面介紹111
3.2Virtuoso 基本操作141
3.2.1創(chuàng)建圓形141
3.2.2創(chuàng)建矩形142
3.2.3創(chuàng)建路徑143
3.2.4創(chuàng)建標(biāo)識(shí)名144
3.2.5調(diào)用器件和陣列145
3.2.6創(chuàng)建接觸孔和通孔147
3.2.7創(chuàng)建環(huán)形圖形148
3.2.8移動(dòng)命令149
3.2.9復(fù)制命令150
3.2.10拉伸命令151
3.2.11刪除命令152
3.2.12合并命令153
3.2.13改變層次關(guān)系命令154
3.2.14切割命令155
3.2.15旋轉(zhuǎn)命令156
3.2.16屬性命令157
3.2.17分離命令159
3.2.18改變形狀命令160
3.2.19版圖層擴(kuò)縮命令160
第4章Siemens EDA Calibre
版圖驗(yàn)證工具162
4.1Siemens EDA Calibre版圖
驗(yàn)證工具簡(jiǎn)介162
4.2Siemens EDA Calibre版圖
驗(yàn)證工具調(diào)用163
4.2.1采用內(nèi)嵌在Cadence Virtuoso
Layout Editor工具啟動(dòng)163
4.2.2采用Calibre圖形界面
啟動(dòng)165
4.2.3采用Calibre查看
器啟動(dòng)166
4.3Siemens EDA Calibre DRC
驗(yàn)證168
4.3.1Calibre DRC驗(yàn)證簡(jiǎn)介168
4.3.2Calibre Interactive nmDRC
界面介紹171
4.3.3Calibre nmDRC驗(yàn)證
流程舉例178
4.4Siemens EDA Calibre nmLVS
驗(yàn)證187
4.4.1Calibre nmLVS驗(yàn)證
簡(jiǎn)介187
4.4.2Calibre nmLVS界面
介紹188
4.4.3Calibre LVS驗(yàn)證流程
舉例200
4.5Siemens EDA Calibre寄生
參數(shù)提取(PEX)211
4.5.1Calibre PEX驗(yàn)證簡(jiǎn)介211
4.5.2Calibre PEX界面介紹212
4.5.3Calibre PEX流程舉例224
第5章Calibre驗(yàn)證文件231
5.1Virtuoso Techfile232
5.1.1Virtuoso Techfile內(nèi)容232
5.1.2修改示例233
5.2Virtuoso Layer Map235
5.2.1Virtuoso Layer Map內(nèi)容236
5.2.2示例：Virtuoso Layer
Map修改方法236
5.3Virtuoso Symbol CDF236
5.3.1Virtuoso Symbol CDF
內(nèi)容237
5.3.2示例： Virtuoso參數(shù)
修改方法238
5.4SVRF語(yǔ)言240
5.4.1SVRF基本符號(hào)使用240
5.4.2SVRF基本 math
function241
5.4.3SVRF 基本格式241
5.4.4Layer Operations運(yùn)算
輸出242
5.5DRC rule243
5.5.1DRC rule內(nèi)容244
5.5.2DRC rule主要operation244
5.5.3DRC rule 驗(yàn)證方法246
5.5.4修改示例246
5.6LVS（PEX）rule249
5.6.1LVS rule內(nèi)容249
5.6.2LVS rule器件定義250
5.6.3LVS rule驗(yàn)證方法250
5.6.4示例：pdio18e2r LVS
rule添加方法250
第6章CMOS模擬集成電路版
圖設(shè)計(jì)與驗(yàn)證流程253
6.1設(shè)計(jì)環(huán)境準(zhǔn)備253
6.2單級(jí)跨導(dǎo)放大器電路的建立
和前仿真259
6.3跨導(dǎo)放大器版圖設(shè)計(jì)270
6.4跨導(dǎo)放大器版圖驗(yàn)證與
參數(shù)提取281
6.5跨導(dǎo)放大器電路后仿真298
6.6輸入輸出單元環(huán)設(shè)計(jì)304
6.7主體電路版圖與輸入輸出
單元環(huán)的連接312
6.8導(dǎo)出GDSII文件317
第7章運(yùn)算放大器的版圖
設(shè)計(jì)320
7.1運(yùn)算放大器基礎(chǔ)320
7.2運(yùn)算放大器的基本特性和分類(lèi)321
7.2.1運(yùn)算放大器的基本特性321
7.2.2運(yùn)算放大器的性能參數(shù)322
7.2.3運(yùn)算放大器的分類(lèi)326
7.3單級(jí)折疊共源共柵運(yùn)算
放大器的版圖設(shè)計(jì)331
7.4兩級(jí)全差分密勒補(bǔ)償運(yùn)算
放大器的版圖設(shè)計(jì)336
7.5電容—電壓轉(zhuǎn)換電路版圖
設(shè)計(jì)340
第8章帶隙基準(zhǔn)源與低壓差線(xiàn)性
穩(wěn)壓器的版圖設(shè)計(jì)348
8.1帶隙基準(zhǔn)源的版圖設(shè)計(jì)348
8.1.1帶隙基準(zhǔn)源基本原理348
8.1.2帶隙基準(zhǔn)源版圖設(shè)計(jì)
實(shí)例354
8.2低壓差線(xiàn)性穩(wěn)壓器的版圖
設(shè)計(jì)358
8.2.1低壓差線(xiàn)性穩(wěn)壓器的
基本原理359
8.2.2低壓差線(xiàn)性穩(wěn)壓器版圖
設(shè)計(jì)實(shí)例361
第9章模－數(shù)轉(zhuǎn)換器版圖
設(shè)計(jì)366
9.1性能參數(shù)366
9.1.1靜態(tài)參數(shù)367
9.1.2動(dòng)態(tài)特性369
9.1.3功耗指標(biāo)372
9.1.4抖動(dòng)372
9.2模－數(shù)轉(zhuǎn)換器的結(jié)構(gòu)及版圖
設(shè)計(jì)373
9.2.1快閃型模－數(shù)轉(zhuǎn)換器
（Flash ADC）373
9.2.2快閃型模－數(shù)轉(zhuǎn)換器版圖
設(shè)計(jì)376
9.2.3流水線(xiàn)模－數(shù)轉(zhuǎn)換器基礎(chǔ)
(Pipelined ADC)382
9.2.4流水線(xiàn)模－數(shù)轉(zhuǎn)換器版圖
設(shè)計(jì)391
9.2.5逐次逼近模－數(shù)轉(zhuǎn)換器
（Successive Approximation
ADC ）392
9.2.6逐次逼近模－數(shù)轉(zhuǎn)換器
版圖設(shè)計(jì)398
9.2.7Sigma-delta模－數(shù)轉(zhuǎn)
換器401
9.2.8Sigma-delta調(diào)制器
版圖設(shè)計(jì)418
9.3混合信號(hào)集成電路版圖設(shè)計(jì)420
第10章標(biāo)準(zhǔn)輸入輸出單元庫(kù)
版圖設(shè)計(jì)424
10.1標(biāo)準(zhǔn)輸入輸出單元庫(kù)概述424
10.1.1標(biāo)準(zhǔn)輸入輸出單元庫(kù)
基本性能參數(shù)425
10.1.2標(biāo)準(zhǔn)輸入輸出單元庫(kù)
分類(lèi)426
10.2輸入輸出單元庫(kù)基本電路
結(jié)構(gòu)427
10.2.1數(shù)字雙向模塊基本
電路結(jié)構(gòu)427
10.2.2模擬輸入輸出模塊
基本電路結(jié)構(gòu)432
10.2.3電源與地模塊基本
電路結(jié)構(gòu)434
10.2.4切斷單元與連接單元434
10.3輸入輸出單元庫(kù)版圖設(shè)計(jì)435
10.3.1數(shù)字輸入輸出單元
版圖設(shè)計(jì)435
10.3.2模擬輸入輸出單元的
制作448
10.3.3焊盤(pán)（PAD）的制作449
第11章Calibre LVS常見(jiàn)錯(cuò)誤
解析452
11.1LVS錯(cuò)誤對(duì)話(huà)框（RVE
對(duì)話(huà)框）452
11.2誤連接460
11.3短路462
11.4斷路463
11.5違反工藝原理464
11.6漏標(biāo)468
11.7元件參數(shù)錯(cuò)誤469
第12章工藝設(shè)計(jì)工具包471
12.1PDK概述471
12.2輸入輸出單元庫(kù)473
12.3模擬PDK文件包478
12.4邏輯PDK文件包480
12.5工藝設(shè)計(jì)工具包開(kāi)發(fā)簡(jiǎn)述481
參考文獻(xiàn)483