數(shù)據(jù)觸發(fā)多核處理器體系結構設計

定　價：￥31.00

作　者：	賴明澈，高蕾，石偉，王志英
出版社：	國防科技大學出版社
叢編項：
標　簽：	暫缺

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ISBN：	9787567302129	出版時間：	2014-10-01	包裝：
開本：	32開	頁數(shù)：	359	字數(shù)：

內(nèi)容簡介

　　《數(shù)據(jù)觸發(fā)多核處理器體系結構設計》首先提出了一種數(shù)據(jù)觸發(fā)多核體系結構，它包括數(shù)據(jù)觸發(fā)單元計算內(nèi)核、數(shù)據(jù)觸發(fā)單元存儲系統(tǒng)、片內(nèi)多核互連通信系統(tǒng)和片內(nèi)多核同步機制等。數(shù)據(jù)觸發(fā)單元計算內(nèi)核借鑒數(shù)據(jù)流驅動思想，結合控制流，通過顯式指明完成操作所必須進行的數(shù)據(jù)傳輸，將數(shù)據(jù)流和控制流很好地融合在一起，有效支持了各種粒度并行執(zhí)行，能很好地支持計算密集與數(shù)據(jù)密集應用需求；具有設計簡單、計算資源利用率高、計算能力強、可擴展性好等優(yōu)勢。數(shù)據(jù)觸發(fā)單元存儲結構包括指令Cache、DMA控制器和局部存儲器；局部指令Cache充分利用代．碼局部性特征，減小訪存代價開銷；局部存儲器簡化了硬件設計，在提供足夠帶寬的同時解耦合內(nèi)核計算與存儲訪問，便于延遲隱藏。同時，還將采用大容量片內(nèi)eDRAM共享二級Cache技術，有效降低了存儲器訪問延遲，滿足多核處理器存儲帶寬需求。片內(nèi)多核互連通信結構采用了片上互連網(wǎng)絡構架來支持多個高性能核心間的并行通信，并提供了郵箱與DMA傳輸兩種粒度的通信。片內(nèi)多核同步結構利用與SPARC處理器兼容的原子指令，實現(xiàn)了同步機制與柵欄同步機制，支持了釋放一致性（RC）模型。

作者簡介

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圖書目錄

第一章緒論
1．1 研究背景
1．1．1 集成電路技術對處理器體系結構的影響
1．1．2 多媒體應用對處理器體系結構的影響
1．1．3 多核處理器所面臨的技術挑戰(zhàn)
1．2 研究現(xiàn)狀
1．2．1 處理器單核體系結構設計技術
1．2．2 處理器單核結構優(yōu)化設計技術
1．2．3 多核互聯(lián)通信體系結構設計技術
1．2．4 異步電路與異步處理器設計技術
1．3 研究內(nèi)容
1．3．1 數(shù)據(jù)觸發(fā)多核處理器體系結構
1．3．2 數(shù)據(jù)觸發(fā)計算單元自動優(yōu)化設計技術
1．3．3 數(shù)據(jù)觸發(fā)指令集模版字典壓縮技術
1．3．4 數(shù)據(jù)觸發(fā)多核互聯(lián)網(wǎng)絡性能分析模型
1．3．5 數(shù)據(jù)觸發(fā)多核互聯(lián)網(wǎng)絡設計與優(yōu)化
1．3．6 異步數(shù)據(jù)觸發(fā)處理單元設計與優(yōu)化
1．4 本書結構
第二章數(shù)據(jù)觸發(fā)多核處理器體系結構
2．1 引言
2．2 數(shù)據(jù)觸發(fā)多核處理器總體結構
2．2．1 數(shù)據(jù)觸發(fā)計算思想
2．2．2 體系結構的軟硬件折衷
2．2．3 數(shù)據(jù)觸發(fā)多核體系結構
2．3 數(shù)據(jù)觸發(fā)單元總體結構
2．4 數(shù)據(jù)觸發(fā)單元計算內(nèi)核
2．4．1 數(shù)據(jù)觸發(fā)單元流水線設計
2．4．2 功能單元與寄存器文件
2．4．3 數(shù)據(jù)觸發(fā)單元局部傳輸網(wǎng)絡
2．5 數(shù)據(jù)觸發(fā)單元存儲系統(tǒng)
2．5．1 指令Cache結構
2．5．2 DMA傳輸部件
2．5．3 存儲管理單元
2．6 數(shù)據(jù)觸發(fā)多核通信機制
2．7 數(shù)據(jù)觸發(fā)多核同步機制
2．7．1 鎖同步及柵欄同步
2．7．2 同步機制設計與實現(xiàn)
2．8 本章小結
第三章數(shù)據(jù)觸發(fā)計算單元自動優(yōu)化設計流程
第四章數(shù)據(jù)觸發(fā)指令集模版字典壓縮技術
第五章數(shù)據(jù)觸發(fā)多核互聯(lián)網(wǎng)絡性能分析模型
第六章數(shù)據(jù)觸發(fā)多核互聯(lián)網(wǎng)絡設計與優(yōu)化
第七章異步數(shù)據(jù)觸發(fā)處理單元設計及優(yōu)化
第八章總結與未來工作