數(shù)字集成電路后端設計

1 數(shù)字集成電路后端設計概論
1．1 數(shù)字集成電路后端（物理）設計概述
1．1．1 簡單的數(shù)字集成電路后端（物理）設計流程
1．1．2 設計流程：功能模塊劃分
1．1．3 設計流程：布圖規(guī)劃
1．1．4 設計流程：布局
1．1．5 設計流程：布線
1．1．6 設計流程：緊湊化
1．1．7 設計流程：驗證
1．2 數(shù)字后端版圖設計分類
1．2．1 全定制版圖設計
1．2．2 基于標準單元的半定制版圖設計
1．2．3 其他版圖設計模式
1．3 后端設計的特點和發(fā)展趨勢
1．3．1 物理設計迭代周期的新趨勢：技術(shù)特征
1．3．2 后端設計的新要求
1．4 后端工具IC Compiler
1．4．1 IC Compiler簡介
1．4．2 ICC軟件圖形化GUI界面
1．5 小結(jié)
2 后端設計數(shù)據(jù)設置
2．1 數(shù)據(jù)設置概述
2．2 邏輯庫設置
2．3 物理參考庫設置
2．4 邏輯庫、物理庫設置后的檢查和其他操作
2．5 實踐環(huán)節(jié)：ICCompiler設計流程
2．6 附錄：ICC常用的時序與優(yōu)化控制命令和變量
2．7 小結(jié)
3 設計（布圖）規(guī)劃
3．1 設計（布圖）規(guī)劃的原理及基本流程
3．2 初始化布圖規(guī)劃
3．3 虛擬展開布局VFP
3．4 減小擁塞
3．5 電源網(wǎng)絡綜合PNS
3．6 布圖規(guī)劃減少時間延遲
3．7 布圖規(guī)劃設計輸出
3．8 小結(jié)
4 布局
4．1 布局背景知識
4．1．1 布局基本流程
4．1．2 布局的數(shù)據(jù)準備、擁塞、時序驅(qū)動、多扇出網(wǎng)絡
4．1．3 物理綜合的概念
4．2 功耗控制相關(guān)技術(shù)
4．2．1 不同工藝制程節(jié)點的功耗因素
4．2．2 時鐘門控
4．2．3 功率門控
4．2．4 多電壓域設計布局
4．2．5 低功耗標準單元庫
4．2．6 動態(tài)電壓頻率調(diào)節(jié)技術(shù)
4．3 布局前設置
4．3．1 布局前設置與檢查
4．3．2 測試電路DFT相關(guān)設置
4．3．3 功耗控制設置
4．4 布局及優(yōu)化
4．4．1 布局優(yōu)化流程及初始布局
4．4．2 布局的psynopt增量優(yōu)化
4．4．3 布局階段開啟全局布線器
4．5 擁塞及時序優(yōu)化
4．6 其他布局技術(shù)
4．6．1 高扇出網(wǎng)絡緩沖樹控制
4．6．2 數(shù)據(jù)通路布局
4．7 小結(jié)
5 時鐘樹綜合
5．1 時鐘樹綜合的原理及流程
5．1．1 時鐘樹綜合原理
5．1．2 時鐘樹綜合流程
5．2 時鐘樹綜合前設置
5．2．1 時鐘樹整體目標及整體設置
5．2．2 時鐘樹的端點定義
5．2．3 時鐘樹NDR非默認規(guī)則布線設置
5．2．4 時鐘樹綜合前功耗優(yōu)化
5．3 時鐘樹綜合實現(xiàn)
5．4 時鐘樹的增量優(yōu)化及后續(xù)步驟
5．4．1 功耗優(yōu)化
5．4．2 時序優(yōu)化
5．4．3 單獨時鐘樹優(yōu)化CTO
5．4．4 時鐘信號布線屏蔽
5．5 時鐘樹綜合流程小結(jié)
5．6 小結(jié)
6 布線
6．1 布線原理及流程
6．2 ICC布線技術(shù)
6．2．1 ICC布線基本步驟
6．2．2 ICC布線前設置與狀態(tài)查看
6．2．3 ICC布線控制流程
6．2．4 布線階段天線違例修復
6．3 ECO工程修改
6．4 串擾問題分析與解決
6．4．1 串擾成因及現(xiàn)狀
6．4．2 Synopsys的串擾控制機制
6．5 小結(jié)
7 芯片收尾階段DFM設計
7．1 面向制造的設計考慮的IC工藝缺陷
7．2 ICC芯片收尾階段設計流程
7．3 芯片設計收尾的檢驗及設計輸出
7．4 小結(jié)
8 基于ICC的后端設計實驗
實驗0 AICC圖形化界面
任務1 啟動IC Compiler
任務2 瀏覽layout版圖
任務3 控制層的可視選項
任務4 選擇查詢對象
任務5 獲取命令和變量的幫助
實驗0 BICC的更多GUI界面環(huán)境熟悉
任務1 窗口的配置
任務2 移動pan和縮放zoom的操作歷史記錄
任務3 選項列表、高亮顯示、查詢
任務4 分析時序路徑
任務5 窗口管理
實驗1 ICC數(shù)據(jù)設置和基本設計流程
任務1 創(chuàng)建Milkyway庫
任務2 加載網(wǎng)表，TLU十，約束和控制
任務3 基本流程：設計布圖規(guī)劃
任務4 執(zhí)行布局及優(yōu)化命令
任務5 CTS基本流程
任務6 基本流程的布線步驟
實驗2 設計規(guī)劃（布圖規(guī)劃）
任務1 導入設計（門級設計）
任務2 初始化設計布圖
任務3 將與I/O管腳連通的宏塊提前放置
任務4 虛擬展開布局VFP
任務5 宏塊組周邊創(chuàng)建P/G電源地環(huán)
任務6 電源網(wǎng)絡綜合PNS
任務7 檢查時序
任務8 輸出DEF布圖規(guī)劃文件
任務9 創(chuàng)建第二輪綜合設計
實驗3 布局實驗
任務1 布局前的設置和檢查
任務2 布局與優(yōu)化
任務3 增量優(yōu)化
實驗4 時鐘樹綜合
任務1 拷貝和導入工作設計單元
任務2 檢查時鐘樹
任務3 時鐘樹綜合準備
任務4 執(zhí)行時鐘樹綜合
任務5 執(zhí)行保持時間優(yōu)化
任務6 時鐘樹布線
實驗5 布線
任務1 導入設計和通用設置
任務2 確保設計可以開始布線
任務3 布線與優(yōu)化設計
任務4 DRC與LVS錯誤檢查和修復
任務5 GUI分析工具
實驗6 芯片收尾
任務1 導入和分析設計
任務2 減小關(guān)鍵區(qū)域
任務3 采用二極管修復天線規(guī)則違例
任務4 插入標準單元填充單元
任務5 插入冗余過孔
參考文獻