模擬集成電路與數(shù)字集成電路設(shè)計(jì)工具實(shí)用教程

目 錄
第一部分 模擬集成電路設(shè)計(jì)工具及使用\t1
第1章 電路仿真工具軟件使用\t3
1．1 Cadence電路仿真工具包\t3
1．1．1 Cadence設(shè)計(jì)環(huán)境簡(jiǎn)介\t3
1．1．2 電路圖輸入工具Virtuoso Schematic Composer\t5
1．1．3 仿真環(huán)境工具Analog Design Environment\t6
1．1．4 仿真結(jié)果的顯示及處理\t9
1．1．5 建立子模塊\t10
1．1．6 示例（D觸發(fā)器）\t11
1．2 Hspice的使用\t13
1．2．1 Hspice簡(jiǎn)介\t13
1．2．2 *．sp文件的生成\t14
1．2．3 Hspice的運(yùn)行與仿真\t14
1．3 Ultrasim仿真技術(shù)\t15
1．3．1 Ultrasim技術(shù)簡(jiǎn)介\t15
1．3．2 Ultrasim仿真環(huán)境設(shè)置\t16
1．4 芯片封裝的建模與帶封裝信息的仿真\t19
1．4．1 Modeling RF IC Packages簡(jiǎn)介\t19
1．4．2 PKG的具體使用\t19
第2章 設(shè)計(jì)實(shí)例――基準(zhǔn)源、噪聲、開關(guān)電容設(shè)計(jì)及驗(yàn)證\t24
2．1 電壓基準(zhǔn)源設(shè)計(jì)\t24
2．1．1 電壓基準(zhǔn)源簡(jiǎn)介\t24
2．1．2 電壓基準(zhǔn)源分類\t24
2．1．3 實(shí)現(xiàn)帶隙基準(zhǔn)源的原理\t25
2．1．4 基準(zhǔn)源啟動(dòng)電路\t26
2．1．5 基準(zhǔn)源噪聲\t27
2．1．6 基準(zhǔn)源輸出驅(qū)動(dòng)\t27
2．1．7 基準(zhǔn)源計(jì)算機(jī)仿真\t28
2．1．8 基準(zhǔn)源的版圖設(shè)計(jì)\t31
2．2 CMOS集成電路噪聲分析及仿真\t31
2．2．1 噪聲類型\t32
2．2．2 噪聲分析方法\t33
2．2．3 連續(xù)時(shí)間系統(tǒng)的噪聲仿真步驟\t34
2．3 開關(guān)電容電路仿真\t36
2．3．1 開關(guān)電容電路背景知識(shí)\t36
2．3．2 開關(guān)電容電路的精度\t37
2．3．3 使用雙相無交疊時(shí)鐘的開關(guān)電容電路的分析方法\t38
2．3．4 開關(guān)電容電路的Cadence仿真方法\t39
2．3．5 開關(guān)電容電路頻率響應(yīng)仿真\t40
2．3．6 開關(guān)電容電路的噪聲仿真\t42
第3章 版圖繪制及其工具軟件\t49
3．1 典型CMOS工藝流程簡(jiǎn)介\t49
3．2 設(shè)計(jì)規(guī)則簡(jiǎn)介\t52
3．3 Virtuoso軟件簡(jiǎn)介及使用\t53
3．3．1 Virtuoso軟件啟用\t53
3．3．2 Virtuoso中快捷鍵的使用\t56
3．3．3 反相器版圖繪制舉例\t57
3．3．4 PDK簡(jiǎn)介\t59
3．4 Laker軟件簡(jiǎn)介及使用\t62
3．4．1 Laker使用時(shí)需要的文件\t62
3．4．2 Laker軟件啟用及主窗口\t63
3．4．3 Laker基本的版圖編輯功能介紹\t63
3．4．4 Laker特有的高級(jí)版圖編輯功能介紹\t66
3．4．5 原理圖驅(qū)動(dòng)的版圖編輯\t67
3．4．6 設(shè)計(jì)實(shí)例\t68
3．5 版圖設(shè)計(jì)中的相關(guān)主題\t73
3．5．1 天線效應(yīng)\t73
3．5．2 Dummy的設(shè)計(jì)\t73
3．5．3 Guard Ring的設(shè)計(jì)\t75
3．5．4 Match的設(shè)計(jì)\t76
第4章 版圖驗(yàn)證與后仿真\t78
4．1 版圖驗(yàn)證與后仿真簡(jiǎn)介\t78
4．2 Diva驗(yàn)證工具\(yùn)t79
4．2．1 Diva DRC規(guī)則文件\t79
4．2．2 Diva版圖提取文件\t81
4．2．3 LVS文件的介紹\t83
4．2．4 寄生參數(shù)提取文件\t83
4．2．5 Diva的使用\t84
4．3 Calibre驗(yàn)證工具\(yùn)t88
4．3．1 Calibre規(guī)則文件\t88
4．3．2 Calibre的用法\t89
4．3．3 數(shù)?；旌想娐稬VS的操作方法\t94
第5章 設(shè)計(jì)所需規(guī)則文件的詳細(xì)說明\t96
5．1 完整的Diva DRC、Extract、LVS規(guī)則文件\t96
5．1．1 Diva DRC規(guī)則文件\t96
5．1．2 Diva Extract規(guī)則文件\t97
5．1．3 Diva LVS規(guī)則文件\t98
5．2 Diva 層次處理語句的圖文解釋\t99
5．2．1 邏輯命令\t99
5．2．2 關(guān)系命令\t101
5．2．3 選擇命令\t104
5．2．4 尺寸命令\t105
5．2．5 層生成命令\t106
5．2．6 存儲(chǔ)命令\t107
5．3 Diva中DRC和寄生參數(shù)提取語句\t107
5．3．1 Diva DRC語句\t107
5．3．2 Diva寄生參數(shù)提取語句\t110
第二部分 數(shù)字集成電路設(shè)計(jì)工具及使用\t113
第6章 系統(tǒng)級(jí)建模與數(shù)模混合仿真\t116
6．1 MATLAB簡(jiǎn)介\t117
6．2 MATLAB的Toolboxes\t117
6．2．1 數(shù)字信號(hào)處理\t118
6．2．2 濾波器設(shè)計(jì)\t118
6．2．3 Link For ModelSim\t119
6．3 MATLAB的編程\t122
6．4 Simulink仿真基礎(chǔ)\t123
6．4．1 Simulink簡(jiǎn)介\t123
6．4．2 Simulink的模塊\t124
6．4．3 Simulink仿真參數(shù)的設(shè)定\t124
6．4．4 Simulink系統(tǒng)仿真的簡(jiǎn)單實(shí)例\t125
6．5 Verilog-A簡(jiǎn)介\t130
6．6 Verilog-A的編程\t130
6．6．1 基本語法\t131
6．6．2 基本表達(dá)式\t132
6．6．3 模擬運(yùn)算符\t132
6．6．4 Verilog-A仿真\t133
6．7 Verilog-A建模實(shí)例\t133
6．7．1 反相器\t133
6．7．2 利用Cadence中的向?qū)Мa(chǎn)生模擬模塊\t136
6．8 SpectreVerilog混合信號(hào)仿真\t137
6．8．1 SpectreVerilog仿真簡(jiǎn)介\t137
6．8．2 創(chuàng)建模擬模塊\t137
6．8．3 創(chuàng)建數(shù)字模塊\t138
6．8．4 設(shè)置仿真配置文件\t138
6．8．5 設(shè)置和檢查模塊劃分\t139
6．8．6 設(shè)置數(shù)模接口\t141
6．8．7 設(shè)置仿真菜單及仿真結(jié)果\t141
第7章 數(shù)字電路設(shè)計(jì)與Verilog HDL\t143
7．1 HDL設(shè)計(jì)方法學(xué)簡(jiǎn)介\t143
7．1．1 數(shù)字電路設(shè)計(jì)方法\t143
7．1．2 硬件描述語言\t143
7．1．3 設(shè)計(jì)方法學(xué)\t144
7．1．4 Verilog HDL簡(jiǎn)介\t144
7．2 Verilog HDL建模概述\t146
7．2．1 模塊\t146
7．2．2 時(shí)延\t148
7．2．3 三種建模方式\t148
7．3 Verilog HDL基本語法\t151
7．3．1 標(biāo)識(shí)符\t151
7．3．2 注釋\t152
7．3．3 格式\t152
7．3．4 數(shù)字值集合\t152
7．3．5 數(shù)據(jù)類型\t154
7．3．6 運(yùn)算符及表達(dá)式\t155
7．3．7 條件語句\t159
7．3．8 case語句\t160
7．4 結(jié)構(gòu)建模\t161
7．4．1 模塊定義\t161
7．4．2 模塊端口\t161
7．4．3 實(shí)例化語句\t161
7．5 數(shù)據(jù)流建模\t162
7．5．1 連續(xù)賦值語句\t163
7．5．2 阻塞賦值語句\t163
7．5．3 非阻塞賦值語句\t164
7．5．4 數(shù)據(jù)流建模具體實(shí)例\t165
7．6 行為建模\t166
7．6．1 簡(jiǎn)介\t166
7．6．2 順序語句塊\t166
7．6．3 過程賦值語句\t166
7．7 可綜合設(shè)計(jì)\t168
7．7．1 設(shè)計(jì)準(zhǔn)則\t168
7．7．2 進(jìn)程劃分準(zhǔn)則\t169
7．7．3 可綜合子集\t169
7．7．4 可綜合設(shè)計(jì)中的組合電路設(shè)計(jì)\t169
7．7．5 可綜合設(shè)計(jì)中的時(shí)序電路設(shè)計(jì)\t169
第8章 硬件描述語言的軟件仿真與FPGA硬件驗(yàn)證\t170
8．1 ModelSim的使用\t170
8．1．1 ModelSim的啟動(dòng)\t170
8．1．2 ModelSim仿真流程\t171
8．1．3 編譯工藝資源庫\t173
8．1．4 調(diào)試\t173
8．1．5 ModelSim仿真小結(jié)\t174
8．2 NC-Verilog的使用\t174
8．2．1 ncvlog命令\t174
8．2．2 ncelab命令\t176
8．2．3 ncsim命令\t177
8．2．4 NC-Verilog仿真小結(jié)\t178
8．3 用Debussy調(diào)試仿真結(jié)果\t178
8．4 HDL仿真總結(jié)\t180
8．5 FPGA硬件驗(yàn)證\t180
8．5．1 FPGA基本組成\t180
8．5．2 FPGA設(shè)計(jì)流程\t181
8．5．3 FPGA下載配置\t184
第9章 邏輯綜合與Design Compiler\t191
9．1 邏輯綜合綜述\t191
9．2 用Design Compiler綜合電路\t192
9．2．1 Design Analyzer的啟動(dòng)\t193
9．2．2 設(shè)計(jì)讀入\t194
9．2．3 鏈接\t196
9．2．4 實(shí)例唯一化\t197
9．2．5 設(shè)計(jì)環(huán)境\t197
9．2．6 設(shè)計(jì)約束\t202
9．2．7 設(shè)計(jì)的邏輯綜合\t206
9．2．8 邏輯綜合結(jié)果的分析\t207
9．2．9 邏輯綜合結(jié)果保存\t209
9．2．10 時(shí)序約束文件的導(dǎo)出\t210
9．3 Synplify的使用方法\t210
9．3．1 Synplify概述\t210
9．3．2 Synplify設(shè)計(jì)流程\t210
9．3．3 Synplify文件類型總結(jié)\t213
9．4 邏輯綜合總結(jié)\t213
第10章 自動(dòng)布局布線及Astro\t214
10．1 Astro簡(jiǎn)介\t214
10．2 數(shù)據(jù)準(zhǔn)備\t214
10．2．1 庫文件\t214
10．2．2 工藝文件\t217
10．2．3 設(shè)計(jì)文件\t217
10．3 利用Astro進(jìn)行布局布線的設(shè)計(jì)流程\t218
10．3．1 工具啟動(dòng)\t219
10．3．2 創(chuàng)建設(shè)計(jì)庫\t219
10．3．3 讀入網(wǎng)表文件\t220
10．3．4 打開設(shè)計(jì)庫和設(shè)計(jì)單元\t221
10．3．5 布圖規(guī)劃\t222
10．3．6 布局\t229
10．3．7 時(shí)鐘樹綜合\t235
10．3．8 布線前的電源/地線檢查\t240
10．3．9 布線\t240
10．3．10 可制造性設(shè)計(jì)處理\t246
10．3．11 版圖驗(yàn)證\t246
10．3．12 數(shù)據(jù)輸出\t247
第11章 布局布線工具IC Compiler\t249
11．1 IC Compiler簡(jiǎn)介\t249
11．2 ICC后端設(shè)計(jì)須知\t250
11．2．1 后端設(shè)計(jì)中常用文件的格式說明\t250
11．2．2 I/O庫與標(biāo)準(zhǔn)單元庫中的特殊單元\t251
11．2．3 ICC中的靜態(tài)時(shí)序分析\t252
11．2．4 ICC中的MCMM\t256
11．3 利用ICC進(jìn)行布局布線的設(shè)計(jì)流程\t258
11．3．1 設(shè)計(jì)準(zhǔn)備\t258
11．3．2 布圖規(guī)劃\t265
11．3．3 布局\t276
11．3．4 時(shí)鐘樹綜合\t279
11．3．5 布線\t286
11．3．6 DFM（可制造性設(shè)計(jì)）\t289
11．3．7 版圖驗(yàn)證\t295
11．3．8 數(shù)據(jù)輸出\t296
11．3．9 ECO\t297
第12章 數(shù)字集成電路設(shè)計(jì)的驗(yàn)證方法\t299
12．1 OVM驗(yàn)證方法學(xué)介紹\t299
12．2 驗(yàn)證工具QuestaSim軟件介紹\t302
12．3 使用OVM搭建驗(yàn)證環(huán)境\t307
12．4 隨機(jī)驗(yàn)證\t315
12．5 形式驗(yàn)證及Formality軟件使用方法\t318
12．5．1 設(shè)置Reference Design\t320
12．5．2 設(shè)置Implementation Design\t322
12．5．3 設(shè)置環(huán)境\t323
12．5．4 Match\t324
12．5．5 Verify\t324
12．5．6 Debug\t325
12．5．7 形式驗(yàn)證中所用的腳本及代碼\t325
12．6 靜態(tài)時(shí)序驗(yàn)證及PrimeTime軟件使用方法\t328
12．6．1 靜態(tài)時(shí)序驗(yàn)證\t328
12．6．2 靜態(tài)時(shí)序分析原理\t329
12．6．3 基于PrimeTime的靜態(tài)時(shí)序分析\t330
第13章 可測(cè)性設(shè)計(jì)及可測(cè)性設(shè)計(jì)軟件使用\t336
13．1 可測(cè)性設(shè)計(jì)基礎(chǔ)\t336
13．1．1 測(cè)試\t336
13．1．2 可測(cè)性設(shè)計(jì)\t336
13．1．3 故障模型\t336
13．1．4 自動(dòng)測(cè)試矢量生成\t338
13．1．5 可測(cè)性設(shè)計(jì)的常用方法\t338
13．2 使用DFTC進(jìn)行可測(cè)性設(shè)計(jì)\t340
13．2．1 Synopsys的DFT流程\t340
13．2．2 DFT掃描鏈插入\t342
13．2．3 Synopsys Adaptive Scan壓縮\t344
13．3 使用TetraMAX進(jìn)行ATPG生成\t344
13．3．1 TetraMAX的圖形界面\t344
13．3．2 TetraMAX的基本流程\t345
13．3．3 ATPG測(cè)試向量生成\t346
13．4 DFT設(shè)計(jì)實(shí)例\t348
13．4．1 設(shè)計(jì)代碼編寫\t348
13．4．2 綜合并插入掃描鏈的過程\t349
13．4．3 ATPG自動(dòng)測(cè)試矢量生成\t351
第三部分 Linux操作系統(tǒng)及其他相關(guān)知識(shí)\t356
第14章 Linux系統(tǒng)常用命令\t357
14．1 服務(wù)器基本操作\t357
14．2 Linux文件名稱\t358
14．3 Linux文件存取權(quán)限\t358
14．4 Linux文件系統(tǒng)常用命令\t359
14．5 程序進(jìn)程\t364
14．6 vi的使用\t365
第15章 Memory Compiler軟件Embed-It Integrator使用方法\t367
第16章 數(shù)字IC功耗分析工具PTPX使用方法\t373
16．1 PTPX中的功耗分析技術(shù)\t373
16．2 PTPX功耗分析所需的文件\t373
16．3 PTPX中的功耗分析模式及功耗分析流程\t374
16．3．1 平均功耗分析模式\t375
16．3．2 無矢量功耗分析模式\t375
16．3．3 基于時(shí)間的功耗分析模式\t376
16．3．4 PTPX功耗分析報(bào)告\t377
第17章 流片前的Check List\t379
17．1 檢查事項(xiàng)\t379
17．2 特殊的Cell和Ring的說明\t381
第18章 集成電路設(shè)計(jì)領(lǐng)域常用英文縮略語\t386
參考文獻(xiàn)\t390