基于Cadence的信號和電源完整性設(shè)計與分析

第1章 信號完整性
1．1 信號完整性的要求以及問題的產(chǎn)生
1．1．1 信號完整性的要求
1．1．2 信號完整性問題產(chǎn)生的原因
1．2 信號完整性問題的分類
1．2．1 反射
1．2．2 串?dāng)_
1．2．3 軌道塌陷
1．2．4 電磁干擾
1．3 傳輸線基礎(chǔ)理論
1．3．1 傳輸線
1．3．2 特性阻抗的計算
1．3．3 傳輸線的分類
1．3．4 傳輸線效應(yīng)
1．3．5 避免傳輸線效應(yīng)的方法
1．4 端接電阻匹配方式
1．4．1 并聯(lián)終端匹配
1．4．2 串聯(lián)終端匹配
1．4．3 戴維南終端匹配
1．4．4 AC終端匹配
1．4．5 肖特基二極管終端匹配
1．4．6 多負載的端接
1．5 仿真模型
1．5．1 IBIS模型
1．5．2 驗證IBIS模型
1．6 S參數(shù)
1．6．1 集總電路和分布電路
1．6．2 S參數(shù)的作用、由來和含義
1．6．3 S參數(shù)在電路仿真中的應(yīng)用
1．6．4 S參數(shù)的優(yōu)缺點
1．7 電磁場求解方法
1．7．1 2D求解器
1．7．2 2．5D求解器
1．7．3 3D求解器
1．8 信號完整性仿真分析
1．8．1 反射理論及其仿真分析
1．8．2 串?dāng)_理論及其仿真分析
1．8．3 時序分析
1．9 本章小結(jié)
第2章 電源完整性
2．1 電源完整性的重要性
2．2 技術(shù)趨勢
2．3 電源分布系統(tǒng)（PDS）
2．3．1 PDS設(shè)計的關(guān)鍵
2．3．2 目標(biāo)阻抗
2．3．3 電壓調(diào)節(jié)模塊（VRM）
2．3．4 去耦電容器
2．3．5 電源平面
2．4 電源系統(tǒng)的噪聲來源
2．4．1 開關(guān)噪聲
2．4．2 共模噪聲
2．4．3 電源噪聲
2．5 Cadence PI設(shè)計方法與步驟
2．6 單節(jié)點仿真
2．6．1 設(shè)計目標(biāo)
2．6．2 創(chuàng)建新PCB文件
2．6．3 啟動電源完整性設(shè)置向?qū)?br />2．6．4 導(dǎo)入PCB參數(shù)
2．6．5 設(shè)置仿真參數(shù)
2．6．6 擺放電壓調(diào)節(jié)模塊
2．6．7 選擇電容器滿足目標(biāo)阻抗
2．7 多節(jié)點仿真
2．7．1 學(xué)習(xí)目標(biāo)
2．7．2 打開PCB文件
2．7．3 初始多節(jié)點分析
2．7．4 去耦電容器布局
2．7．5 多節(jié)點仿真和分析
2．8 直流分析 (DC Analyze)
2．9 交流分析(AC Analysis)
2．10 諧振分析
2．10．1 串聯(lián)諧振
2．10．2 并聯(lián)諧振
2．11 PDS阻抗分析
2．12 本章小結(jié)
第3章 高速時鐘系統(tǒng)設(shè)計
3．1 共同時鐘系統(tǒng)
3．1．1 共同時鐘數(shù)據(jù)建立時序分析
3．1．2 共同時鐘數(shù)據(jù)保持時序分析
3．2 源同步時鐘系統(tǒng)
3．2．1 源同步時鐘數(shù)據(jù)建立時序分析
3．2．2 源同步時鐘數(shù)據(jù)保持時序分析
3．3 DDR3時序分析
3．3．1 DDR3時序指標(biāo)
3．3．2 Cadence分析
3．3．3 Speed 2000分析
3．3．4 兩種仿真流程的分析比較
3．3．5 實際測試
3．4 本章小結(jié)
第4章 DDR3并行總線仿真
4．1 高速DDRX總線概述
4．1．1 DDR發(fā)展
4．1．2 Bank和Rank
4．1．3 接口電平
4．1．4 ODT
4．1．5 Slew Rate Derating
4．1．6 Write Leveling
4．1．7 DDR3的新功能
4．2 開發(fā)板簡介
4．3 板載 DDR3的特點
4．4 Cadence仿真
4．4．1 仿真前的準(zhǔn)備工作
4．4．2 數(shù)據(jù)總線的仿真分析
4．4．3 數(shù)據(jù)選通信號的仿真分析
4．4．4 地址總線的仿真分析
4．4．5 小結(jié)
4．5 布線后仿真
4．5．1 DDR3參數(shù)提取
4．5．2 DDR3信號完整性仿真
4．5．3 DDR3電源完整性仿真
4．5．4 小結(jié)
4．6 DDR3 SSN分析
4．6．1 使能DDR Simulation
4．6．2 設(shè)置 Mesh
4．6．3 設(shè)置 Bus Groups
4．6．4 設(shè)置 Controller Model
4．6．5 設(shè)置 Memory Model
4．6．6 設(shè)置 Write仿真選項
4．6．7 設(shè)置 Read仿真選項
4．6．8 生成報告
4．6．9 小結(jié)
4．7 DDR3并行總線的布線規(guī)范總結(jié)
4．8 本章小結(jié)
第5章 PCIE串行總線仿真
5．1 常見高速串行總線標(biāo)準(zhǔn)一覽
5．2 串行總線結(jié)構(gòu)的基本要素
5．3 PCIE仿真
5．3．1 板載PCIE簡介
5．3．2 PCIE參數(shù)提取
5．3．3 PCIE信號完整性仿真
5．3．4 PCIE電源完整性仿真
5．4 PCIE的仿真、實測對比
5．5 本章總結(jié)
第6章 SFP+串行總線仿真
6．1 SFP+簡介
6．2 差分通道建模
6．2．1 提取SFP+無源通道
6．2．2 生成3D仿真端口
6．2．3 差分對的3DFEM仿真
6．3 通道仿真
6．4 SFP+規(guī)范仿真
6．5 仿真與實測對比
6．6 電源完整性仿真
6．6．1 SFP+電源介紹
6．6．2 直流壓降分析
6．6．3 平面諧振分析
6．7 本章小結(jié)
第7章 PCB的板級電熱耦合分析
7．1 電熱耦合概述
7．1．1 電熱耦合研究背景與意義
7．1．2 電熱耦合研究現(xiàn)狀
7．2 熱路基礎(chǔ)理論
7．2．1 傳熱學(xué)基本原理
7．2．2 熱路的熱阻、熱容提取
7．2．3 熱路與電路的等效
7．2．4 邊界條件的熱路建模
7．3 電熱耦合方法
7．3．1 電與熱的關(guān)系
7．3．2 電熱分布方程求解
7．4 電熱耦合分析
7．4．1 電熱耦合分析流程
7．4．2 實驗分析設(shè)計
7．4．3 實驗步驟
7．5 實驗結(jié)果分析
7．5．1 熱路對電路的影響
7．5．2 電路對熱路的影響
7．6 本章小結(jié)
參考文獻