計算機(jī)邏輯設(shè)計

目錄
第1章 開關(guān)理論基礎(chǔ) 1
1．1 硬件技術(shù)概述 1
1．2 數(shù)制與編碼 4
1．2．1 進(jìn)制與二進(jìn)制 4
1．2．2 進(jìn)制間數(shù)值的相互轉(zhuǎn)換 5
1．2．3 二-十進(jìn)制碼 8
1．2．4 數(shù)的編碼 9
1．2．5 其他編碼 12
1．3 開關(guān)邏輯理論 13
1．3．1 基本邏輯運(yùn)算 14
1．3．2 復(fù)合邏輯運(yùn)算 18
1．3．3 基本定律和規(guī)則 21
1．3．4 邏輯函數(shù)的標(biāo)準(zhǔn)形式 25
1．3．5 邏輯函數(shù)的等價轉(zhuǎn)換 32
1．4 小結(jié) 33
習(xí)題 34
第2章 邏輯電路元器件 36
2．1 晶體管開關(guān)原理 36
2．2 NMOS 邏輯門 41
2．3 CMOS 邏輯門 43
2．4 晶體管邏輯電路的性質(zhì) 46
2．4．1 邏輯電路的等效電阻 46
2．4．2 邏輯電路的傳輸特性 46
2．4．3 邏輯電路的動態(tài)性質(zhì) 48
2．4．4 邏輯電路的功耗性質(zhì) 49
2．4．5 邏輯電路的負(fù)載特性 50
2．5 緩沖器、傳輸門和三態(tài)門 52
2．6 正邏輯與負(fù)邏輯 54
2．7 7400系列標(biāo)準(zhǔn)芯片 55
2．8 可編程邏輯器件 57
2．8．1 可編程邏輯陣列（PLA） 57
2．8．2 可編程陣列邏輯 (PAL) 59
2．8．3 陣列的編程 61
2．8．4 復(fù)雜可編程邏輯器件（CPLD） 62
2．8．5 可編程邏輯器件（PLD)的實現(xiàn) 64
2．8．6 現(xiàn)場可編程門陣列(FPGA) 68
2．8．7 現(xiàn)場可編程門陣列（FPGA）的實現(xiàn) 71
2．9 定制芯片、標(biāo)準(zhǔn)單元和門陣列 73
2．10 小結(jié) 75
習(xí)題 76
第3章 邏輯函數(shù)優(yōu)化 79
3．1 公式法化簡 79
3．2 卡諾圖法化簡 81
3．2．1 卡諾圖的構(gòu)成 81
3．2．2 卡諾圖表示邏輯函數(shù) 82
3．2．3 卡諾圖上合并最小項 83
3．2．4 卡諾圖化簡邏輯函數(shù) 84
3．2．5 卡諾圖法與公式法 89
3．2．6不完全確定的邏輯函數(shù)及其化簡 90
3．2．7多輸出邏輯函數(shù)的化簡 92
3．3 列表法化簡 93
3．4 小結(jié) 98
習(xí)題 99
第4章 組合邏輯的分析與設(shè)計 101
4．1 小型組合邏輯的分析 101
4．2 小型組合邏輯的設(shè)計 103
4．3 邏輯運(yùn)算元件 109
4．3．1 多路選擇器 109
4．3．2 編碼器 116
4．3．3 譯碼器 117
4．3．4 碼型轉(zhuǎn)換器 122
4．4 算術(shù)運(yùn)算元件 123
4．4．1 加法器 123
4．4．2 加/減法器 130
4．4．3 比較器 132
4．4．4 乘法器 135
4．5 中型組合邏輯的分析與設(shè)計 140
4．6 小結(jié) 147
習(xí)題 148
第5章 時序邏輯元件 152
5．1 雙穩(wěn)態(tài)存儲單元 153
5．2 鎖存器 155
5．2．1 基本RS鎖存器 155
5．2．2 門控RS鎖存器 157
5．2．3 門控D 鎖存器 159
5．3 觸發(fā)器 160
5．3．1 主從D 觸發(fā)器 160
5．3．2 主從RS觸發(fā)器 162
5．3．3 邊沿觸發(fā)的D 觸發(fā)器 163
5．3．4 帶清零和置數(shù)信號的D 觸發(fā)器 164
5．3．5 T觸發(fā)器 167
5．3．6 JK觸發(fā)器 168
5．4 寄存器 169
5．4．1 移位寄存器 169
5．4．2 雙向移位寄存器 171
5．5 計數(shù)器 173
5．5．1 異步計數(shù)器 173
5．5．2 同步計數(shù)器 175
5．5．3 并行置數(shù)計數(shù)器 178
5．5．4 二-十進(jìn)制計數(shù)器 181
5．6 寄存器型計數(shù)器 182
5．6．1 環(huán)形計數(shù)器 182
5．6．2 扭環(huán)形計數(shù)器 183
5．7 小結(jié) 184
習(xí)題 185
第6章 時序邏輯分析與設(shè)計 188
6．1 同步時序邏輯的分析 188
6．1．1小型同步時序邏輯分析實例 189
6．1．2中型同步時序邏輯分析 197
6．2 時序邏輯元件的功能變換 200
6．3 同步時序邏輯的設(shè)計 204
6．3．1 小型同步時序邏輯設(shè)計實例 204
6．3．2 串行加法器的設(shè)計 216
6．3．3 計數(shù)器的設(shè)計 220
6．3．4 中型同步時序邏輯設(shè)計 229
6．3．5 狀態(tài)化簡 235
6．4 異步時序邏輯的分析 242
6．5 小結(jié) 245
習(xí)題 246
第7章 綜合邏輯設(shè)計 254
7．1 算法狀態(tài)機(jī) 254
7．2 算術(shù)邏輯單元結(jié)構(gòu)的設(shè)計 261
7．3 總線結(jié)構(gòu)的設(shè)計 265
7．4 存儲部件的設(shè)計 272
7．5 小結(jié) 277
習(xí)題 278
第8章 邏輯設(shè)計的VHDL語言 281
8．1 VHDL入門需掌握的基本知識 281
8．2 命名規(guī)則和注釋 282
8．3 對象及其說明、運(yùn)算和賦值 282
8．3．1 信號、變量和常量 282
8．3．2 數(shù)據(jù)類型 283
8．3．3 信號、變量和常量的說明 284
8．3．4 常用運(yùn)算符 285
8．3．5 賦值語句 287
8．4 if語句、case語句和process語句的使用 287
8．4．1 if 語句 288
8．4．2 process語句 290
8．4．3 case語句 295
8．5 設(shè)計實體 298
8．5．1 實體（entity） 298
8．5．2 結(jié)構(gòu)體(architecture) 300
8．6 層次結(jié)構(gòu)設(shè)計 304
8．6．1 component語句和port map語句 305
8．6．2 用層次結(jié)構(gòu)設(shè)計方法設(shè)計一個與或門 306
8．7 一個通用寄存器組的設(shè)計 309
8．7．1 設(shè)計要求 309
8．7．2 設(shè)計方案 309
8．7．3 設(shè)計實現(xiàn) 309
8．8 用VHDL語言設(shè)計硬件的幾點建議 313
8．9 小結(jié) 314
習(xí)題 315
第9章 邏輯設(shè)計環(huán)境及實例 329
9．1 在Quartus II 9．0中用原理圖實現(xiàn)的設(shè)計實例 329
9．1．1 基本門路設(shè)計 329
9．1．2 加法器設(shè)計 336
9．2 在Quartus II 9．0中用VHDL語言的設(shè)計實例 338
9．2．1 編碼器的設(shè)計 338
9．2．2 譯碼器的設(shè)計 339
9．2．3 寄存器的設(shè)計 340
9．2．4 計數(shù)器的設(shè)計 342
9．2．5 分頻器的設(shè)計 343
9．3 在Quartus II 9．0中的數(shù)字系統(tǒng)綜合設(shè)計實例 345
9．3．1 掃描數(shù)碼管顯示 345
9．3．2 交通燈控制器的設(shè)計實現(xiàn) 348
9．4 小結(jié) 352