數(shù)字電路與系統(tǒng)實(shí)踐教程

第1章 數(shù)字電路與系統(tǒng)實(shí)驗(yàn)基礎(chǔ)知識(shí) 1
1．1 數(shù)字電路與系統(tǒng)實(shí)驗(yàn)基本知識(shí) 1
1．1．1 數(shù)字電路與系統(tǒng)實(shí)驗(yàn)的特點(diǎn) 1
1．1．2 數(shù)字電路與系統(tǒng)實(shí)驗(yàn)的基本過程 1
1．1．3 數(shù)字電路與系統(tǒng)實(shí)驗(yàn)的基本要求 2
1．2 集成邏輯門 3
1．2．1 邏輯門的分類和特點(diǎn) 3
1．2．2 常用COMS邏輯門 3
1．2．3 TTL集成邏輯門電路 6
1．2．4 ECL邏輯門 7
1．3 數(shù)字電路與系統(tǒng)實(shí)驗(yàn)中應(yīng)注意的問題 8
1．3．1 掌握集成邏輯門的特性參數(shù) 8
1．3．2 正確選擇和使用集成邏輯門 10
1．3．3 常見故障及排除方法 11
1．4 小結(jié) 12
1．5 問題與思考 12
第2章 數(shù)字電路與系統(tǒng)課程實(shí)驗(yàn) 14
2．1 基本邏輯門功能驗(yàn)證及組合邏輯電路設(shè)計(jì) 14
2．2 利用中規(guī)模集成電路設(shè)計(jì)組合邏輯電路實(shí)驗(yàn) 18
2．3 VHDL語言設(shè)計(jì)簡(jiǎn)單組合電路實(shí)驗(yàn) 22
2．4 VHDL語言設(shè)計(jì)復(fù)雜組合電路實(shí)驗(yàn) 33
2．5 利用觸發(fā)器設(shè)計(jì)時(shí)序邏輯電路 40
2．6 利用中規(guī)模集成電路設(shè)計(jì)時(shí)序邏輯電路 43
2．7 VHDL語言設(shè)計(jì)時(shí)序電路實(shí)驗(yàn) 51
2．8 555定時(shí)器和數(shù)模/模數(shù)轉(zhuǎn)換實(shí)驗(yàn) 61
2．9 數(shù)字電子鐘邏輯電路實(shí)驗(yàn) 69
2．10 小結(jié) 74
第3章 VHDL語言介紹 75
3．1 VHDL概述 75
3．1．1 EDA技術(shù)的概述 75
3．1．2 VHDL設(shè)計(jì)流程 76
3．1．3 VHDL語言文字規(guī)則 77
3．2 VHDL語言程序基本結(jié)構(gòu) 78
3．2．1 庫與程序包 79
3．2．2 實(shí)體 80
3．2．3 結(jié)構(gòu)體 82
3．3 數(shù)據(jù)類型和數(shù)據(jù)對(duì)象 83
3．3．1 數(shù)據(jù)類型 83
3．3．2 數(shù)據(jù)對(duì)象 85
3．4 VHDL運(yùn)算符 86
3．4．1 算術(shù)運(yùn)算符 86
3．4．2 邏輯運(yùn)算符 87
3．4．3 關(guān)系運(yùn)算符 87
3．4．4 其他運(yùn)算符 88
3．5 VHDL的描述方法 88
3．5．1 行為描述方法 88
3．5．2 數(shù)據(jù)流描述方法 89
3．5．3 結(jié)構(gòu)描述方法 90
3．6 并行語句 91
3．6．1 并發(fā)信號(hào)賦值語句 91
3．6．2 進(jìn)程語句 93
3．6．3 塊語句 94
3．6．4 元件例化語句 95
3．7 順序語句 97
3．7．1 流程控制語句 97
3．7．2 等待語句 99
3．7．3 NULL語句 100
3．7．4 NEXT語句 100
3．8 小結(jié) 100
3．9 問題與思考 101
第4章 EDA軟件介紹 102
4．1 Quartus II軟件 102
4．1．1 Quartus II軟件的設(shè)計(jì)流程 102
4．1．2 Quartus II軟件的圖形用戶界面 104
4．1．3 Quartus II軟件文本輸入 107
4．1．4 Quartus II軟件原理圖輸入 121
4．2 其他EDA軟件 126
4．2．1 ISE軟件 126
4．2．2 ModelSim軟件 126
4．2．3 Max+plus II軟件 126
4．3 小結(jié) 127
4．4 問題與思考 127
第5章 數(shù)字電路與系統(tǒng)課程設(shè)計(jì)基本知識(shí) 128
5．1 數(shù)字系統(tǒng)設(shè)計(jì)概述 128
5．2 數(shù)字系統(tǒng)設(shè)計(jì)描述工具 129
5．2．1 方框圖 129
5．2．2 定時(shí)圖 130
5．2．3 邏輯流程圖 130
5．2．4 MDS圖 131
5．2．5 控制器的實(shí)現(xiàn) 131
5．3 數(shù)字系統(tǒng)自頂向下設(shè)計(jì)方法 134
5．3．1 自頂向下設(shè)計(jì)的一般步驟 134
5．3．2 數(shù)字系統(tǒng)自頂向下設(shè)計(jì)舉例 135
5．4 數(shù)字系統(tǒng)自底向上設(shè)計(jì)方法 145
5．4．1 自底向上設(shè)計(jì)的步驟及特點(diǎn) 145
5．4．2 數(shù)字系統(tǒng)自底向上設(shè)計(jì)舉例 146
5．5 綜合設(shè)計(jì)與功能實(shí)現(xiàn) 151
5．5．1 PLD/FPGA系統(tǒng)板的抗干擾設(shè)計(jì) 151
5．5．2 電路中毛刺現(xiàn)象的產(chǎn)生及消除 153
5．6 小結(jié) 155
5．7 問題與思考 156
第6章 數(shù)字系統(tǒng)課程設(shè)計(jì)實(shí)例 157
6．1 自動(dòng)售郵票機(jī)控制電路 157
6．1．1 設(shè)計(jì)任務(wù)和要求 157
6．1．2 設(shè)計(jì)原理 157
6．1．3 主要參考設(shè)計(jì)與實(shí)現(xiàn) 157
6．2 數(shù)字密碼鎖 160
6．2．1 設(shè)計(jì)任務(wù)和要求 160
6．2．2 設(shè)計(jì)原理 160
6．2．3 主要參考設(shè)計(jì)與實(shí)現(xiàn) 160
6．3 乒乓游戲機(jī) 163
6．3．1 設(shè)計(jì)任務(wù)和要求 163
6．3．2 設(shè)計(jì)原理 163
6．3．3 主要參考設(shè)計(jì)與實(shí)現(xiàn) 164
6．4 數(shù)字鐘 167
6．4．1 設(shè)計(jì)任務(wù)和要求 167
6．4．2 設(shè)計(jì)原理 167
6．4．3 主要參考設(shè)計(jì)與實(shí)現(xiàn) 168
6．5 數(shù)字秒表 172
6．5．1 設(shè)計(jì)任務(wù)和要求 172
6．5．2 設(shè)計(jì)原理 172
6．5．3 主要參考設(shè)計(jì)與實(shí)現(xiàn) 172
6．6 出租車計(jì)費(fèi)器 176
6．6．1 設(shè)計(jì)任務(wù)和要求 176
6．6．2 設(shè)計(jì)原理 177
6．6．3 主要參考設(shè)計(jì)與實(shí)現(xiàn) 177
6．7 智力競(jìng)賽搶答計(jì)時(shí)器 181
6．7．1 設(shè)計(jì)任務(wù)和要求 181
6．7．2 設(shè)計(jì)原理 182
6．7．3 主要參考設(shè)計(jì)與實(shí)現(xiàn) 182
6．8 數(shù)字頻率計(jì) 186
6．8．1 設(shè)計(jì)任務(wù)和要求 186
6．8．2 設(shè)計(jì)原理 186
6．8．3 主要參考設(shè)計(jì)與實(shí)現(xiàn) 186
6．9 函數(shù)發(fā)生器 190
6．9．1 設(shè)計(jì)任務(wù)和要求 190
6．9．2 設(shè)計(jì)原理 190
6．9．3 主要參考設(shè)計(jì)與實(shí)現(xiàn) 191
6．10 小結(jié) 199
6．11 問題與思考 199
附錄Ａ 可編程邏輯器件 201
A．1 概述 201
A．2 簡(jiǎn)單可編程邏輯器件 203
A．3 復(fù)雜可編程邏輯器件 204
A．4 現(xiàn)場(chǎng)可編程門陣列 205
A．5 可編程邏輯器件的發(fā)展趨勢(shì) 206
附錄B 常用功能模塊及仿真 208
B．1 分頻器 208
B．2 消抖電路 209
B．3 LED數(shù)碼管顯示控制器設(shè)計(jì) 210
附錄C DE2實(shí)驗(yàn)儀簡(jiǎn)介 214
C．1 DE2簡(jiǎn)介 214
C．2 DE2開發(fā)板硬件資源 214
附錄D DE2平臺(tái)的引腳分配表 217
附錄E 課程設(shè)計(jì)總結(jié)報(bào)告格式參考 220
附錄F 常用集成芯片引腳排列圖 224
參考文獻(xiàn) 228