Xilinx All Programmable Zynq-7000 SoC設計指南

第1篇  Zynq-7000體系結構
第1章 可編程SoC設計導論 19
1.1 可編程SoC系統(tǒng)設計基礎 19
1.1.1 軟核及硬核處理器 19
1.1.2 可編程SoC技術的發(fā)展 20
1.1.3 可編程SoC系統(tǒng)技術特點 21
1.1.4 可編程SoC設計流程 21
1.1.5 可編程SoC開發(fā)工具 23
1.2 Xilinx Zynq平臺導論 28
1.2.1 Xilinx Zynq平臺功能 28
1.2.2 處理系統(tǒng)PS特性 30
1.2.3 可編程邏輯PL特性 35
1.2.4 互聯特性及描述 37
1.2.5 Zynq信號、接口和引腳 39
1.3 Zynq平臺設計方法學 46
1.3.1 使用PL實現軟件算法的優(yōu)勢 46
1.3.2 設計PL加速器 47
1.3.3 PL加速限制 47
1.3.4 降低功耗 48
1.3.5 實時減負 49
1.3.6 可重配置計算 49
第2章 AMBA協議規(guī)范 50
2.1 AMBA規(guī)范導論 50
2.2 AMBA APB規(guī)范 51
2.2.1AMBA APB寫傳輸 51
2.2.2AMBA APB讀傳輸 52
2.2.3 AMBA APB錯誤響應 53
2.2.4操作狀態(tài) 54
2.2.5AMBA3 APB信號 54
2.3 AMBA AHB規(guī)范 56
2.3.1 AMBA AHB結構 56
2.3.2 AMBA AHB操作 58
2.3.3 AMBA AHB傳輸類型 60
2.3.4 AMBA AHB猝發(fā)操作 61
2.3.5 AMBA AHB傳輸控制信號 64
2.3.6 AMBA AHB地址譯碼 66
2.3.7 AMBA AHB從設備傳輸響應 67
2.3.8 AMBA AHB數據總線 70
2.3.9 AMNA AHB傳輸仲裁 71
2.3.10 AMBA AHB分割傳輸 76
2.3.11 AMBA AHB復位 79
2.3.12 關于AHB數據總線的位寬 79
2.3.13 AMBA AHB接口設備 80
2.4 AMBA AXI4規(guī)范 11
2.4.1 AMBA AXI4概述 錯誤!未定義書簽。
2.4.2 AMBA AXI4功能 11
2.4.3 AMBA AXI4互聯結構 20
2.4.4 AXI4-Lite功能 22
2.4.5 AXI4-Stream功能 23
第2篇 Zynq-7000體系結構
第3章 Zynq-7000應用處理單元 27
3.1 應用處理單元 27
3.1.1 基本功能 27
3.1.2 系統(tǒng)級視圖 29
3.2 Cortex-A9處理器 30
3.2.1 中央處理器 30
3.2.2 L1高速緩存 33
3.2.3 存儲器管理單元 34
3.2.4 接口 37
3.2.5 NEON 38
3.2.6 性能監(jiān)視單元 39
3.3 偵聽控制單元 39
3.3.1 地址過濾 39
3.3.2 SCU主設備端口 40
3.4 L2高速緩存 40
3.4.1 互斥 L2-L1高速緩存配置 42
3.4.2 高速緩存替換策略 43
3.4.3 高速緩存鎖定 43
3.4.4 使能/禁止 L2高速緩存控制器 44
3.4.5 RAM訪問延遲控制 45
3.4.6 保存緩沖區(qū)操作 45
3.4.7 在Cortex-A9和L2控制器之間的優(yōu)化 46
3.4.8 預取操作 47
3.4.9 編程模型 48
3.5 片上存儲器 48
3.5.1 片上存儲器結構 48
3.5.2 片上存儲器功能 50
3.6 APU接口 57
3.6.1 PL協處理接口 57
3.6.2 中斷接口 60
3.7 APU內的TrustZone 60
3.7.1 CPU安全過渡 61
3.7.2 CP15寄存器訪問控制 61
3.7.3 MMU安全性 62
3.7.4 L1緩存安全性 62
3.7.5 安全異?？刂?63
3.7.6 CPU調試 TrustZone訪問控制 63
3.7.7 SCU寄存器訪問控制 63
3.7.8 L2緩存中的TrustZone支持 63
3.8 應用處理單元復位 64
3.8.1 復位功能 64
3.8.2 復位后的APU狀態(tài) 65
3.9 功耗考慮 65
3.9.1 待機模式 66
3.9.2 在L2控制器內的動態(tài)時鐘門控 66
3.10系統(tǒng)地址分配 66
3.10.1 地址映射 66
3.10.2 系統(tǒng)總線主設備 68
3.10.3 I/O外設 68
3.10.4 SMC存儲器 69
3.10.5 SLCR寄存器 69
3.10.6 雜項PS寄存器 70
3.10.7 CPU私有總線寄存器 70
3.11 中斷 70
3.11.1 中斷環(huán)境 71
3.11.2 中斷控制器的功能 72
3.11.3 編程模型 76
3.12 定時器 77
3.12.1 CPU私有定時器和看門狗定時器 77
3.12.2 全局定時器 78
3.12.3 系統(tǒng)看門狗定時器 79
3.12.4 三重定時器/計數器 81
3.12.5 I/O信號 84
3.13 DMA控制器 85
3.13.1 DMA控制器結構及特性 85
3.13.2 DMA控制器功能 89
3.13.3 外部信號 99
3.13.4．寄存器描述 101
3.13.5．用于管理器和命令的指令集參考 102
3.13.6 編程模型參考 103
3.13.7 編程限制 109
3.13.8 DMAC IP配置選項 111
第4章 Zynq-7000可編程邏輯資源 112
4.1 Zynq-7000可編程邏輯資源特性 112
4.2 可編程邏輯資源功能 114
4.2.1 CLB，Slice和LUT 114
4.2.2 時鐘管理 114
4.2.3 塊RAM 115
4.2.4 數字信號處理-DSP Slice 116
4.2.5 輸入/輸出 117
4.2.6 低功耗串行收發(fā)器 118
4.2.7 PCI-E模塊 119
4.2.8 XADC（模擬-數字轉換器） 120
4.2.9 配置 120
第5章 系統(tǒng)互連結構 122
5.1 系統(tǒng)互連功能及特性 122
5.1.1 數據路徑 124
5.1.2 時鐘域 125
5.1.3 連接性 126
5.1.4 AXI ID 127
5.5.5 寄存器概述 128
5.2 服務質量 128
5.2.1 基本仲裁 128
5.2.2 高級QoS 128
5.2.3 DDR端口仲裁 129
5.3 AXI_HP接口 129
5.3.1 AXI_HP接口結構及特點 129
5.3.2 接口數據寬度 133
5.3.3 交易類型 134
5.3.4 命令交替和重新排序 135
5.3.5 性能優(yōu)化總結 135
5.4 AXI_ACP接口 136
5.5 AXI_GP接口 137
5.6 AXI信號總結 137
5.7 PL接口選擇 139
5.7.1 使用通用主設備端口的Cortex-A9 140
5.7.2 通過通用主設備的PS DMA控制器（DMAC） 141
5.7.3 通過高性能接口的PL DMA 142
5.7.4 通過AXI ACP的PL DMA 143
5.7.5 通過通用AXI從（GP）的PL DMA 144
第6章 系統(tǒng)公共資源特性及功能 145
6.1 時鐘子系統(tǒng) 145
6.1.1 時鐘系統(tǒng)結構及功能 145
6.1.2 CPU時鐘域 147
6.1.3 時鐘編程實例 148
6.1.4 時鐘系統(tǒng)內生成電路結構 149
6.2 復位子系統(tǒng) 153
6.2.1 復位系統(tǒng)結構和層次 154
6.2.2 啟動流程 155
6.1.3 復位的結果 156
第7章 Zynq調試和測試子系統(tǒng) 158
7.1 JTAG和DAP子系統(tǒng) 158
7.1.1 JTAG和DAP系統(tǒng)功能描述 160
7.1.2 JTAG和DAP系統(tǒng)I/O信號 162
7.1.3 編程模型 163
7.1.4 ARM DAP控制器 164
7.1.5 跟蹤端口接口單元TPIU 165
7.1.6 Xilinx TAP控制器 165
7.2 CoreSight系統(tǒng)結構及功能 166
7.2.1 CoreSight結構 166
7.2.2 CoreSight功能 167
第8章 Zynq平臺的啟動和配置 172
8.1 Zynq平臺啟動和配置功能 172
8.2 外部啟動要求 173
8.3 BootROM 175
8.3.1 BootROM功能 175
8.3.2 BootROM頭部 178
8.3.3 啟動設備 180
8.3.4 BootROM多啟動和啟動分區(qū)查找 184
8.3.5 調試狀態(tài) 186
8.3.6 BootROM后狀態(tài) 187
8.4 器件配置接口 189
8.4.1 器件配置接口功能 191
8.4.2 器件配置流程 193
8.4.3 PL配置 196
8.4.4 寄存器集合 197
第9章 Zynq平臺主要外設模塊 199
9.1 DDR存儲器控制器 199
9.1.1 DDR存儲器控制器接口及功能 200
9.1.2 AXI存儲器端口接口 202
9.1.3 DDR核交易調度器 204
9.1.4 DDRC仲裁 204
9.1.5 DDR控制器PHY 206
9.1.6 DDR初始化和標定 206
9.1.7 糾錯碼 207
9.2 靜態(tài)存儲器控制器 208
9.2.1 靜態(tài)存儲器控制器接口及功能 209
9.2.2 靜態(tài)存儲器控制器和存儲器的信號連接 210
9.3 四-SPI Flash控制器 212
9.3.1 四-SPI Flash控制器功能 213
9.3.2 四-SPI控制器反饋時鐘 216
9.3.3 四-SPI Flash控制器接口 216
9.4 SD/SDIO外設控制器 218
9.4.1 SD/SDIO控制器功能 219
9.4.2 SD/SDIO控制器傳輸協議 221
9.4.3 SD/SDIO控制器接口信號連接 223
9.5 通用輸入輸出控制器 225
9.5.1 通用輸入輸出GPIO接口及功能 226
9.5.2 通用輸入輸出GPIO中斷功能 227
9.6 USB主機、設備和OTG控制器 229
9.6.1 USB控制器接口及功能 230
9.6.2 USB主機操作模式 233
9.6.3 USB設備操作模式 235
9.6.4 USB OTG操作模式 238
9.7 吉比特以太網控制器 239
9.7.1 吉比特以太網控制器接口及功能 240
9.7.2 吉比特以太網控制器接口編程向導 242
9.7.3 吉比特以太網控制器接口信號連接 246
9.8 SPI控制器 248
9.8.1 SPI控制器的接口及功能 249
9.8.2 SPI控制器時鐘設置規(guī)則 251
9.9 CAN控制器 252
9.9.1 CAN控制器接口及功能 252
9.9.2 CAN控制器操作模式 255
9.9.3 CAN控制器消息保存 256
9.9.4 CAN控制器接收過濾器 256
9.9.5 CAN控制器編程模型 257
9.10 UART控制器 260
9.10.1 UART控制器接口及功能 261
9.11 I2C控制器 264
9.11.1 I2C速度控制邏輯 265
9.11.2 I2C控制器的功能和工作模式 265
9.12 ADC轉換器接口 268
9.12.1 ADC轉換器功能 269
9.12.2 ADC命令格式 269
9.12.3 供電傳感器報警 270
9.13 PCI-E接口 271
第10章 Zynq平臺描述規(guī)范 273
10.1 Zynq平臺文件描述規(guī)范功能集 273
10.2 微處理器硬件規(guī)范 273
10.2.1 通用微處理器硬件規(guī)范 274
10.2.2 AXI系統(tǒng)微處理器硬件規(guī)范 275
10.2.3 Zynq-7000系統(tǒng)微處理器規(guī)范實例 276
10.3 微處理器外設規(guī)范 280