計(jì)算機(jī)組成原理與系統(tǒng)結(jié)構(gòu)

第1章 計(jì)算機(jī)組成原理概論
1.1 計(jì)算機(jī)系統(tǒng)的發(fā)展與應(yīng)用
1.1.1 計(jì)算機(jī)的產(chǎn)生
1.1.2 計(jì)算機(jī)的發(fā)展
1.1.3 微型計(jì)算機(jī)的發(fā)展
1.1.4 計(jì)算機(jī)的應(yīng)用
1.2 計(jì)算機(jī)的分類和性能指標(biāo)
1.2.1 按計(jì)算機(jī)體系結(jié)構(gòu)分類
1.2.2 按計(jì)算機(jī)的用途分類
1.2.3 按計(jì)算機(jī)的使用方式分類
1.2.4 按計(jì)算機(jī)的規(guī)模分類
1.2.5 計(jì)算機(jī)的性能指標(biāo)
1.3 計(jì)算機(jī)系統(tǒng)的基本組成
1.3.1 計(jì)算機(jī)硬件系統(tǒng)
1.3.2 計(jì)算機(jī)軟件系統(tǒng)
1.3.3 計(jì)算機(jī)系統(tǒng)的層次結(jié)構(gòu)
本章小結(jié)
習(xí)題1
第2章 計(jì)算機(jī)硬件基礎(chǔ)
2.1 半導(dǎo)體器件的開關(guān)特性
2.1.1 二極管的開關(guān)特性
2.1.2 三極管的開關(guān)特性
2.1.3 MOS管的開關(guān)特性
2.2 基本邏輯運(yùn)算和基本門電路
2.2.1 邏輯變量和邏輯表達(dá)式
2.2.2 邏輯門
2.2.3 邏輯代數(shù)的基本定律
2.2.4 邏輯函數(shù)的化簡
2.3 組合邏輯電路實(shí)例
2.3.1 法器
2.3.2 算術(shù)邏輯部件
2.3.3 譯碼器
2.3.4 數(shù)據(jù)選擇器
2.4 時序邏輯電路
2.4.1 觸發(fā)器和鎖存器
2.4.2 寄存器
2.4.3 移位寄存器
2.4.4 計(jì)數(shù)器
2.5 計(jì)算機(jī)芯片的制造過程
2.5.1 制造芯片的準(zhǔn)備階段
2.5.2 光刻蝕
2.5.3 摻雜
2.5.4 測試、切割和封裝
本章小結(jié)
習(xí)題2
第3章 信息編碼與數(shù)據(jù)表示
3.1 數(shù)值數(shù)據(jù)的表示
3.1.1 進(jìn)位計(jì)數(shù)制
3.1.2 不同數(shù)制之間數(shù)的相互轉(zhuǎn)換
3.1.3 十進(jìn)制數(shù)的編碼
3.2 數(shù)據(jù)格式
3.2.1 機(jī)器數(shù)
3.2.2 小數(shù)點(diǎn)的表示方法
3.3 定點(diǎn)機(jī)器數(shù)表示方法
3.3.1 原碼表示法
3.3.2 補(bǔ)碼表示法
3.3.3 反碼表示法
3.3.4 移碼表示法
3.3.5 定點(diǎn)機(jī)器數(shù)轉(zhuǎn)換
3.4 浮點(diǎn)機(jī)器數(shù)表示方法
3.4.1 浮點(diǎn)數(shù)的格式
3.4.2 浮點(diǎn)數(shù)的規(guī)格化表示
3.4.3 浮點(diǎn)數(shù)的表示范圍
3.5 非數(shù)值數(shù)據(jù)的表示
3.5.1 字符編碼
3.5.2 漢字編碼
3.6 校驗(yàn)碼
3.6.1 奇偶校驗(yàn)碼
3.6.2 海明校驗(yàn)碼
3.6.3 循環(huán)冗余檢驗(yàn)碼
3.7 現(xiàn)代計(jì)算機(jī)系統(tǒng)的數(shù)據(jù)表示
本章小結(jié)
習(xí)題3
第4章 運(yùn)算方法與運(yùn)算器
4.1 定點(diǎn)數(shù)的加減運(yùn)算及實(shí)現(xiàn)
4.1.1 補(bǔ)碼加減運(yùn)算及運(yùn)算器
4.1.2 機(jī)器數(shù)的移位運(yùn)算
4.1.3 移碼加減運(yùn)算與判溢
4.1.4 十進(jìn)制加法運(yùn)算
4.2 定點(diǎn)數(shù)的乘法運(yùn)算及實(shí)現(xiàn)
4.2.1 原碼乘法及實(shí)現(xiàn)
4.2.2 補(bǔ)碼乘法及實(shí)現(xiàn)
4.2.3 陣列乘法器
4.3 定點(diǎn)數(shù)除法運(yùn)算及實(shí)現(xiàn)
4.3.1 原碼除法及實(shí)現(xiàn)
4.3.2 補(bǔ)碼除法及實(shí)現(xiàn)
4.3.3 陣列除法器
4.4 定點(diǎn)運(yùn)算器的組成與結(jié)構(gòu)
4.4.1 定點(diǎn)運(yùn)算器的組成
4.4.2 定點(diǎn)運(yùn)算器的內(nèi)部總線結(jié)構(gòu)與通路
4.4.3 標(biāo)志寄存器
4.5 浮點(diǎn)運(yùn)算及運(yùn)算器
4.5.1 浮點(diǎn)加減運(yùn)算
4.5.2 浮點(diǎn)乘法運(yùn)算
4.5.3 浮點(diǎn)除法運(yùn)算
4.5.4 浮點(diǎn)運(yùn)算器
4.6 浮點(diǎn)運(yùn)算器舉例
4.6.1 80x87算術(shù)協(xié)處理器
4.6.2 浮點(diǎn)運(yùn)算流水線
本章小結(jié)
習(xí)題4
第5章 存儲體系
5.1 存儲體系概述
5.1.1 存儲器的分類
5.1.2 存儲器的層次結(jié)構(gòu)
5.2 主存儲器
5.2.1 主存儲器性能指標(biāo)
5.2.2 主存儲器的工作原理
5.2.3 隨機(jī)讀寫存儲器
5.2.4 只讀存儲器
5.2.5 高性能的主存儲器
5.3 主存儲器與CPu的連接
5.3.1 存儲器芯片介紹
5.3.2 存儲容量的擴(kuò)展
5.3.3 主存儲器與CPU的連接
5.4 高速存儲器
5.4.1 雙端口存儲器
5.4.2 多體交叉存儲器
5.4.3 相聯(lián)存儲器
5.5 高速緩沖存儲器
5.5.1 Cache的基本原理
5.5.2 主存與Cache的地址映射方式
5.5.3 替換算法
5.5.4 寫策略
5.5.5 Cache的多層次設(shè)計(jì)
5.6 虛擬存儲器
5.7 外存儲器
5.7.1 磁盤存儲器
5.7.2 RAID
5.7.3 光盤存儲器
5.7.4 閃存盤
5.8 存儲保護(hù)
5.9 lA32架構(gòu)的存儲系統(tǒng)舉例
5.9.1 P6微架構(gòu)下的Cache
5.9.2 IntelNetBurst微架構(gòu)下的Cache
5.9.3 IntelCore微架構(gòu)的多核高效內(nèi)存管理技術(shù)
本章小結(jié)
習(xí)顥5
第6章 指令系統(tǒng)
6.1 指令格式
6.1.1 指令操作碼與地址碼
6.1.2 指令字長和操作碼擴(kuò)展
6.2 尋址方式
6.2.1 指令尋址
6.2.2 數(shù)據(jù)尋址
6.3 指令類型
6.4 指令系統(tǒng)概述
6.4.1 指令系統(tǒng)的要求
6.4.2 指令系統(tǒng)的發(fā)展
6.4.3 CISC的特點(diǎn)
6.4.4 RISC的特點(diǎn)
6.4.5 指令系統(tǒng)舉例
本章小結(jié)
習(xí)題6
第7章 控制器
7.1 控制器的組成及指令的執(zhí)行
7.1.1 計(jì)算機(jī)的基本組成和功能
7.1.2 控制器的組成
7.1.3 時序系統(tǒng)
7.1.4 控制方式和時序的產(chǎn)生
7.1.5 系統(tǒng)結(jié)構(gòu)和數(shù)據(jù)通路的設(shè)計(jì)
7.1.6 簡單計(jì)算機(jī)系統(tǒng)主機(jī)各部件的實(shí)現(xiàn)方案
7.1.7 指令的執(zhí)行過程
7.2 硬布線控制器
7.2.1 控制器的設(shè)計(jì)方法
7.2.2 硬布線控制器的結(jié)構(gòu)與原理
7.2.3 硬布線控制器的時序系統(tǒng)
7.2.4 硬布線控制器設(shè)計(jì)舉例
7.3 微程序控制器
7.3.1 微程序控制的基本概念和工作原理
7.3.2 簡單微程序控制器的設(shè)計(jì)
7.3.3 微程序設(shè)計(jì)技術(shù)
7.3.4 微程序控制方式下模型機(jī)的設(shè)計(jì)實(shí)例
7.3.5 模型機(jī)微程序設(shè)計(jì)
7.3.6 微程序控制器與硬布線控制器的比較
本章小結(jié)
習(xí)題7
第8章 輸入輸出系統(tǒng)
8.1 概述
8.1.1 輸入輸出系統(tǒng)的構(gòu)成
8.1.2 外設(shè)與CPU的連接
8.1.3 I／O指令格式
8.2 輸入輸出接口
8.2.1 I／O接口的功能
8.2.2 I／O接口的組成
8.3 主機(jī)與外設(shè)交換信息的方式
8.3.1 程序查詢方式
8.3.2 程序中斷方式
8.3.3 直接存儲器訪問方式
8.3.4 通道與輸入輸出處理機(jī)方式
8.4 中斷系統(tǒng)
8.4.1 中斷的基本概念
8.4.2 中斷請求與判優(yōu)
8.4.3 中斷響應(yīng)
8.4.4 中斷服務(wù)與返回
本章小結(jié)
習(xí)題8
第9章 總線
9.1 總線的基本概念
9.1.1 總線的特性
9.1.2 總線的分類
9.1.3 總線的性能指標(biāo)
9.2 系統(tǒng)總線的結(jié)構(gòu)
9.3 總線信息的傳送方式
9.4 總線仲裁和定時
9.4.1 總線仲裁
9.4.2 總線的定時
9.5 實(shí)用總線標(biāo)準(zhǔn)
9.5.1 ISA總線
9.5.2 EISA總線
9.5.3 PCI總線
9.5.4 PCIExpress總線
9.5.5 RS-232C／RS-485接口總線
9.5.6 USB接口總線
9.5.7 IEEE1394接口總線
本章小結(jié)
習(xí)題9
第10章 流水線與并行處理技術(shù)
10.1 流水線原理
10.1.1 流水線基本概念
10.1.2 流水線分類
10.1.3 流水線性能分析
10.2 流水線相關(guān)及處理
10.2.1 結(jié)構(gòu)相關(guān)
10.2.2 數(shù)據(jù)相關(guān)
10.2.3 控制相關(guān)
10.2.4 流水線的中斷與處理
10.3 流水線的調(diào)度方法
10.3.1 非線性流水線的靜態(tài)調(diào)度技術(shù)
10.3.2 流水線的動態(tài)調(diào)度技術(shù)
10.4 高級流水線技術(shù)
10.4.1 超標(biāo)量流水線技術(shù)
10.4.2 超流水線技術(shù)
10.4.3 超標(biāo)量超流水線技術(shù)
10.4.4 超長指令字技術(shù)
10.4.5 向量流水技術(shù)
10.5 并行處理技術(shù)
10.5.1 并行處理技術(shù)的基本概念
10.5.2 SIMD陣列處理機(jī)
10.5.3 多處理機(jī)系統(tǒng)
10.6 Pentium微處理器的系統(tǒng)結(jié)構(gòu)
10.6.1 PentiumⅡ微處理器
10.6.2 Pentium4微處理器
10.7 片上多核處理器架構(gòu)
10.7.1 IntelCore微架構(gòu)
10.7.2 IBMCell架構(gòu)
本章小結(jié)
習(xí)題10