數(shù)字VLSI芯片設(shè)計(jì)：使用Cadence和Synopsys CAD工具

定　價(jià)：￥59.00

作　者：	（美）布魯范德著，周潤(rùn)德譯
出版社：	電子工業(yè)出版社
叢編項(xiàng)：
標(biāo)　簽：	行業(yè)軟件及應(yīng)用

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ISBN：	9787121096075	出版時(shí)間：	2009-11-01	包裝：	平裝
開(kāi)本：	16開(kāi)	頁(yè)數(shù)：	365	字?jǐn)?shù)：

內(nèi)容簡(jiǎn)介

　　本書(shū)介紹如何使用Cadence和Synopsys公司的CAD工具來(lái)實(shí)際設(shè)計(jì)數(shù)字VLSl芯片。讀者通過(guò)本書(shū)可以循序漸進(jìn)地學(xué)習(xí)這些CAD工具，并使用這些軟件設(shè)計(jì)出可制造的數(shù)字集成電路芯片。本書(shū)內(nèi)容按集成電路的設(shè)計(jì)流程編排，包括CAD設(shè)計(jì)平臺(tái)、電路圖輸入、Vefil09仿真、版圖編輯、標(biāo)準(zhǔn)單元設(shè)計(jì)、模擬和數(shù)?；旌闲盘?hào)仿真、單元表征和建庫(kù)、Vefilog綜合、抽象形式生成、布局布線及芯片組裝等工具；每一工具的使用都以實(shí)例說(shuō)明，最后給出了一個(gè)設(shè)計(jì)簡(jiǎn)化MIPS微處理器的完整例子。本書(shū)可與有關(guān)集成電路設(shè)計(jì)理論的教科書(shū)配套使用，可作為高等院校有關(guān)集成電路設(shè)計(jì)理論類課程的配套教材和集成電路設(shè)計(jì)實(shí)踐類課程的教科書(shū)，也可作為集成電路設(shè)計(jì)人員的培訓(xùn)教材和使用手冊(cè)。

作者簡(jiǎn)介

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圖書(shū)目錄

第1章引言
1.1　CAD工具流程
1.1.1　定制VLSl及單元設(shè)計(jì)流程
1.1.2　層次化的單元／模塊ASIC流程
1.2　本書(shū)的內(nèi)容
1.3　關(guān)于工具的瑕疵問(wèn)題
1.4　工具設(shè)置及執(zhí)行腳本
1.5　字體使用約定
第2章 Cadence設(shè)計(jì)平臺(tái)DFIl及啟動(dòng)命令I(lǐng)CFB
2.1　Cadence設(shè)計(jì)平臺(tái)
2.2　啟動(dòng)Cadence
2.3　小結(jié)
第3章 Composer原理圖輸入工具
3.1　啟動(dòng)Cadence建立一個(gè)新的工作庫(kù)
3.2　建立新單元
3.2.1　建立全加器原理圖視圖
3.2.2　建立加法器符號(hào)圖
　　3.2.3　用一位全加器組成兩位加法器
3.3　晶體管級(jí)原理圖
3.4　打印原理圖
3.4.1　修改后腳本打印文件
3.5　變量、端口和單元的命名規(guī)則
3.6　小結(jié)
第4章　Verilog仿真
4.1　Composer原理圖的Verilog仿真
4.1.1　用Verilog.XL仿真原理圖
4.1.2　用NC_Verilog仿真原理圖
4.2　Composer工具中的行為級(jí)Verilog代碼
4.2.1　生成行為級(jí)視圖
4.2.2　仿真行為級(jí)視圖
4.3　獨(dú)立的Verilog仿真
4.3.1　Verilog—XL
4.3.2　NCVerilog
4.3.3　VCS
4.4　Verilog仿真中的時(shí)序
4.4.1　行為級(jí)與晶體管開(kāi)關(guān)級(jí)仿真的比較
4.4.2　行為級(jí)邏輯門(mén)時(shí)序
4.4.3　標(biāo)準(zhǔn)延時(shí)格式時(shí)序
4.4.4　晶體管時(shí)序
4.5　小結(jié)
第5章　Virtuos0版圖編輯器
5.1　反相器原理圖
5.1.1　啟動(dòng)Cadence的icfb
5.1.2　建立反相器原理圖
5.1.3　建立反相器符號(hào)圖
5.2　反相器版圖
5.2.1　建立新的版圖視圖
5.2.2　繪制nil'lOS晶體管
5.2.3　繪制pmos晶體管
5.2.4　用晶體管版圖組裝反相器
5.2.5　用層次化方法建立版圖
5.2.6　Virtuos0命令概要
5.3　打印版圖
5.4　設(shè)計(jì)規(guī)則檢查
5.4.1　DIVA設(shè)計(jì)規(guī)則檢查
5.5　生成提取視圖
5.6　版圖對(duì)照原理圖檢查
5.6.1　生成模擬提取視圖
5.7　單元設(shè)計(jì)全流程（到目前為止）
5.8　小結(jié)
第6章標(biāo)準(zhǔn)單元設(shè)計(jì)模板
6.1　標(biāo)準(zhǔn)單元幾何尺寸說(shuō)明
6.2　標(biāo)準(zhǔn)單元I／O端口布置
6.3　標(biāo)準(zhǔn)單元晶體管尺寸選擇
6.4　小結(jié)
第7章　Spectre模擬仿真器
7.1　原理圖仿真（瞬態(tài)仿真）
7.2　Spectre模擬環(huán)境下仿真
7.3　用配置視圖仿真
7.4　模擬，數(shù)字混合仿真
7.4.1　有關(guān)混合模式仿真的結(jié)束語(yǔ)
7.5　靜態(tài)仿真
7.5.1　參數(shù)化仿真
……
第8章　單元表征
第9章　Verilog綜合　
第10章　抽象生成
第11章　SOC Encounter布局布線
第12章　芯片組裝
第13章　設(shè)計(jì)舉例
附錄
參考文獻(xiàn)
術(shù)語(yǔ)表