FPGA/CPLD系統(tǒng)設(shè)計與應(yīng)用案例

前言
第一章 邏輯代數(shù)基礎(chǔ)
第一節(jié) 數(shù)制與編碼
一、數(shù)制
二、數(shù)制轉(zhuǎn)換
三、二進(jìn)制的算術(shù)運(yùn)算
四、常用編碼
第二節(jié) 邏輯運(yùn)算
一、邏輯代數(shù)的基本運(yùn)算
二、邏輯代數(shù)的復(fù)合運(yùn)算
第三節(jié) 邏輯函數(shù)
一、邏輯函數(shù)的表示方法
二、邏輯函數(shù)表示方法的相互轉(zhuǎn)換
第四節(jié) 邏輯代數(shù)的公理、基本定律、運(yùn)算規(guī)則
一、邏輯代數(shù)的公理
二、邏輯代數(shù)的基本定律
三、邏輯代數(shù)的運(yùn)算規(guī)則
第五節(jié) 邏輯函數(shù)的化簡
一、公式化簡法
二、卡諾圖化簡法
第二章 組合邏輯電路
第一節(jié) 邏輯門電路
一、邏輯門電路概述
二、分立元器件門電路
三、數(shù)字集成電路
第二節(jié) 組合邏輯電路分析
一、組合邏輯電路的分析步驟
二、組合邏輯電路的分析舉例
第三節(jié) 組合邏輯電路設(shè)計
一、組合邏輯電路設(shè)計步驟
二、組合邏輯電路設(shè)計舉例
第四節(jié) 加法器
一、半加器設(shè)計
二、全加器設(shè)計
三、集成加法器
四、全加器應(yīng)用
第五節(jié) 編碼器
一、普通編碼器
二、二一十進(jìn)制編碼器
三、優(yōu)先編碼器
第六節(jié) 譯碼器
一、譯碼器設(shè)計
二、集成譯碼器
三、數(shù)字顯示譯碼驅(qū)動電路
第七節(jié) 數(shù)據(jù)選擇器和數(shù)值比較器
一、數(shù)據(jù)選擇器
二、數(shù)值比較器（Comparator）
第三章 時序邏輯電路
第一節(jié) 觸發(fā)器
一、觸發(fā)器的分類、特點(diǎn)及描述方法
二、基本RS觸發(fā)器
三、同步RS觸發(fā)器
四、邊沿觸發(fā)器
五、觸發(fā)器的相互轉(zhuǎn)換
第二節(jié) 時序邏輯電路的分析方法
一、同步時序邏輯電路的分析方法
二、異步時序邏輯電路的分析方法
第三節(jié) 計數(shù)器
一、計數(shù)器的分類
二、二進(jìn)制計數(shù)器的設(shè)計
三、集成計數(shù)器
第四節(jié) 寄存器
一、數(shù)據(jù)寄存器
二、移位寄存器
三、移位寄存器的應(yīng)用
第四章 可編程邏輯器件
第一節(jié) 專用集成電路ASIC
第二節(jié) FPGA／CPLD概述
第三節(jié) PLD／FPGA結(jié)構(gòu)與原理
一、基于乘積項(xiàng)（product-Term）的PLD結(jié)構(gòu)
二、查找表（Look-Up-Table）的原理與結(jié)構(gòu)
第四節(jié) Ahera公司的可編程邏輯器件
一、Altera公司的CPLD
二、Altera公司的FPGA
三、CPLD與FPGA的選用
第五章 MAX+plusⅡ概述
第一節(jié) MAx+plusⅡ的系統(tǒng)配置和安裝
一、推薦的系統(tǒng)配置
二、MAX+plusⅡ的安裝
第二節(jié) MAX+plusⅡ的授權(quán)
第三節(jié) 初識MAx+plusⅡ
一、管理器窗口
二、圖形編輯器
三、符號編輯器
四、文本編輯器
五、波形編輯器
六、編譯器窗口
七、仿真窗口
八、時間分析器
九、器件編程窗口
十、底層圖編輯器
第四節(jié) MAx+plusⅡ設(shè)計過程
一、設(shè)計流程
二、設(shè)計步驟
三、常用菜單簡介
第五節(jié) 用MAx+plusⅡ的設(shè)計實(shí)例
一、實(shí)例設(shè)計輸入
二、設(shè)計編譯
三、模擬仿真
四、定時分析
第六章 原理圖輸入法設(shè)計
第一節(jié) 原理圖輸入法設(shè)計
一、原理圖編輯器
二、原理圖設(shè)計流程
三、圖形符號編輯流程
第二節(jié) 器件選擇和管腳鎖定
一、器件選擇
二、管腳鎖定
……
第七章 設(shè)計項(xiàng)目編譯
第八章 電路仿真與時序分析
第九章 其他輸入設(shè)計法
第十章 器件編程
第十一章 硬件描述語言VHDL語言
第十二章 FPGA/CPLD綜合設(shè)計實(shí)例