圖說VHDL數(shù)字電路設計

第1章 VHDL的數(shù)據(jù)和表達式 1
1.1 VHDL程序的特點 2
1.2 VHDL程序的基本結構 3
1.2.1 庫說明 3
1.2.2 實體說明 4
1.2.3 結構體說明 5
1.3 VHDL的數(shù)據(jù) 6
1.3.1 基本標志符 6
1.3.2 數(shù)據(jù)對象 6
1.3.3 數(shù)據(jù)類型 8
1.4 VHDL的表達式 10
1.4.1 邏輯運算符 11
1.4.2 算術運算符 11
1.4.3 關系運算符 12
1.4.4 并置運算符 13
1.4.5 操作符的運算優(yōu)先級 13
第2章 VHDL的順序描述語句 15
2.1 信號賦值語句和變量賦值語句 16
2.2 if語句 16
2.3 case語句 21
2.4 for loop 循環(huán)語句 22
2.5 null語句 24
第3章 VHDL的并行描述語句 26
3.1 進程語句 27
3.1.1 進程語句的敏感信號表 27
3.1.2 進程語句的啟動 28
3.1.3 進程語句的同步 28
3.2 并發(fā)信號賦值語句 30
3.3 條件信號賦值語句 33
3.4 選擇信號賦值語句 35
3.5 元件例化語句 37
3.6 生成語句 42
第4章 VHDL的時鐘信號描述方法 47
4.1 時鐘信號的VHDL描述方法 48
4.1.1 時鐘邊沿的描述 48
4.1.2 時序電路中進程敏感信號是時鐘信號 49
4.2 時序電路中復位信號的VHDL描述方法 50
4.2.1 同步復位 50
4.2.2 異步復位 51
第5章 VHDL的有限狀態(tài)機的設計 53
5.1 有限狀態(tài)機的基本概念 54
5.2 一個Moore型有限狀態(tài)機的設計實例 54
第6章 VHDL數(shù)字電路設計實例 63
6.1 門電路VHDL程序設計 64
6.1.1 與非門電路 64
6.1.2 二輸入或非門電路 69
6.1.3 二輸入異或門電路 70
6.1.4 反向器門電路 72
6.1.5 三態(tài)門電路 73
6.1.6 單向總線緩沖器 74
6.1.7 雙向總線緩沖器 75
6.2 組合邏輯電路VHDL程序設計 76
6.2.1 監(jiān)視交通信號燈工作狀態(tài)的邏輯電路 76
6.2.2 8線-3線編碼器 78
6.2.3 8線-3線優(yōu)先編碼器 79
6.2.4 二-十進制編碼器 82
6.2.5 譯碼器（3線-8線） 83
6.2.6 二-十進制譯碼器 86
6.2.7 BCD七段顯示譯碼器 87
6.2.8 代碼轉換電路 89
6.2.9 四選一數(shù)據(jù)選擇器 92
6.2.10 八選一數(shù)據(jù)選擇器 93
6.2.11 4位全加器 95
6.2.12 8位加法器 97
6.2.13 多位數(shù)值比較器 99
6.3 觸發(fā)器VHDL程序設計 100
6.3.1 RS觸發(fā)器 101
6.3.2 主從JK觸發(fā)器 102
6.3.3 D觸發(fā)器 104
6.4 時序邏輯電路VHDL程序設計 106
6.4.1 寄存器 106
6.4.2 雙向移位寄存器 107
6.4.3 串行輸入并行輸出移位寄存器 109
6.4.4 循環(huán)移位寄存器 110
6.4.5 4位同步二進制計數(shù)器 111
6.4.6 單時鐘同步十六進制加/減計數(shù)器 113
6.4.7 雙時鐘同步十六進制加/減計數(shù)器 115
6.4.8 同步十進制加法計數(shù)器 119
6.4.9 單時鐘同步十進制可逆計數(shù)器 120
6.4.10 異步二進制加法計數(shù)器 122
6.4.11 同步100進制計數(shù)器 124
6.4.12 同步29進制計數(shù)器 127
6.4.13 順序脈沖發(fā)生器 129
6.4.14 序列信號發(fā)生器 131
6.4.15 用狀態(tài)機方法設計十三進制計數(shù)器 132
6.4.16 串行數(shù)據(jù)檢測器 135
6.4.17 能自啟動的七進制計數(shù)器 137
6.4.18 能自啟動的3位環(huán)形計數(shù)器 139
6.4.19 用狀態(tài)機方法設計十進制減法計數(shù)器 140
參考文獻 143