基于FPGA的EDA/SOPC技術(shù)與VHDL

第1章　緒論
　1.1　EDA技術(shù)的涵義
　1.2　EDA技術(shù)的發(fā)展歷程
　1.3　EDA技術(shù)實(shí)現(xiàn)目標(biāo)
　1.4　硬件描述語言
　1.5　基于EDA工具的開發(fā)流程
　1.6　EDA的開發(fā)廠商與EDA工具軟件
　1.7　EDA的發(fā)展趨勢
　1.8　基于FPGA的SOPC技術(shù)
　1.9　互聯(lián)網(wǎng)上的EDA資源
　習(xí)題
第2章　可編程邏輯器件結(jié)構(gòu)、編程與配置
　2.1　可編程邏輯器件概述
　　2.1.1　PLD的發(fā)展進(jìn)程
　　2.1.2　可編程邏輯器件的分類
　2.2　基于乘積項(xiàng)的CPLD結(jié)構(gòu)與工作原理
　2.3　基于查找表（Look-Up-Table）的FPGA結(jié)構(gòu)與工作原理
　2.4　其他類型的FPGA、CPLD及工程選擇
　2.5　IP內(nèi)核
　2.6　FPGA/CPLD測試技術(shù)
　2.7　FPGA/CPLD產(chǎn)品簡介
　　2.7.1　Lattice公司CPLD器件系列
　　2.7.2　Xilinx公司的FPGA和CPLD器件系列
　　2.7.3　Altera公司FPGA和CPLD器件系列
　2.8　CPLD和FPGA的編程與配置
　　2.8.1　利用ByteBlasterⅡ并口下載電纜進(jìn)行配置
　　2.8.2　利用ByteBlasterMV并口下載電纜進(jìn)行配置
　　2.8.3　利用MasterBlaster串行/USB通信電纜進(jìn)行配置
　　2.8.4　利用BitBlaster串行下載電纜進(jìn)行配置
　　2.8.5　利用FPGA的專用芯片進(jìn)行配置
　　2.8.6　使用單片機(jī)配置FPGA
　　2.8.7　使用CPlD配置FPGA
　習(xí)題
第3章　硬件描述語言（VHDL）
　3.1　VHDL簡介
　　3.1.1　VHDL的產(chǎn)生
　　3.1.2　VHDL的特點(diǎn)
　3.2　VHDL程序結(jié)構(gòu)
　　3.2.1　VHDL庫
　　3.2.2　VHDL程序包
　　3.2.3　實(shí)體
　　3.2.4　結(jié)構(gòu)體
　　3.2.5　配置
　3.3　VHDL中的數(shù)據(jù)對(duì)象與數(shù)據(jù)類型
　　3.3.1　數(shù)據(jù)對(duì)象
　　3.3.2　數(shù)據(jù)類型
　3.4　基本詞法單元與操作符
　　3.4.1　VHDL中的詞法單元包括注釋、數(shù)字、字符、字符串和位串
　　3.4.2　VHDL中的操作符
　3.5　VHDL基本語句
　　3.5.1　并行語句
　　3.5.2　順序語句
　3.6　VHDL與硬件電路的對(duì)應(yīng)
　　3.6.1　組合邏輯電路的VHDL描述
　　3.6.2　時(shí)序邏輯電路的VHDIL描述
　3.7　有限狀態(tài)機(jī)
　　3.7.1　一般狀態(tài)機(jī)的設(shè)計(jì)
　　3.7.2　Moore型有限狀態(tài)機(jī)的設(shè)計(jì)
　　3.7.3　Mealy型有限狀態(tài)機(jī)的設(shè)計(jì)
　　3.7.4　次態(tài)編碼及剩余狀態(tài)處理
第4章　QuartusⅡ功能及應(yīng)用
　4.1　QuartusⅡ功能簡介
　　4.1.1　設(shè)計(jì)輸入
　　4.1.2　綜合
　　4.1.3　布局布線
　　4.1.4　時(shí)序分析
　　4.1.5　仿真
　　4.1.6　編程和配置
　　4.1.7　調(diào)試
　　4.1.8　系統(tǒng)級(jí)設(shè)計(jì)
　4.2　原理圖設(shè)計(jì)方法
　　4.2.1　建立QuartusⅡ工程文件
　　4.2.2　源文件原理圖的輸入
　　4.2.3　時(shí)序仿真
　4.3　VHDL文本輸入設(shè)計(jì)及引腳設(shè)置、下載和硬件測試
　　4.3.1　VHDL文本輸入設(shè)計(jì)方法
　　4.3.2　引腳設(shè)置、下載和硬件測試
　　4.3.3　對(duì)配置器件的編程下載
　4.4　頂層電路的設(shè)計(jì)
　4.5　LPM參數(shù)化宏功能模塊與IP的應(yīng)用
　　4.5.1　宏模塊應(yīng)用實(shí)例
　　4.5.2　在系統(tǒng)存儲(chǔ)器數(shù)據(jù)讀寫編輯器的應(yīng)用
　　4.5.3　其他存儲(chǔ)器模塊的定制與應(yīng)用
　　4.5.4　LPM嵌入式鎖相環(huán)的調(diào)用
　　4.5.5　IP核的使用
　4.6　Signal　TapⅡ嵌入式邏輯分析儀的使用
　　4.6.1　Signal　TapⅡ使用實(shí)例
　　4.6.2　Signal　TapⅡ的觸發(fā)信號(hào)的編輯
　4.7　多種LPM模塊應(yīng)用實(shí)例
第5章　常用電路的設(shè)計(jì)
　5.1　鍵盤掃描電路的設(shè)計(jì)
　　5.1.1　鍵盤掃描電路框圖設(shè)計(jì)與工作原理
　　5.1.2　頂層電路設(shè)計(jì)
　5.2　DAC　0832接口電路及程序設(shè)計(jì)
　　5.2.1　DAC　0832接口電路及功能
　　5.2.2　DAC　0832接口電路的程序設(shè)計(jì)
　5.3　FPGA對(duì)LCD的控制電路
　　5.3.1　MDLS系列液晶顯示模塊
　　5.3.2　顯示模塊驅(qū)動(dòng)電路的程序設(shè)計(jì)
　5.4　LED顯示管理電路
　　5.4.1　掃描信號(hào)發(fā)生器
　　5.4.2　顯示緩存器
　　5.4.3　多路選擇器
　　5.4.4　七段譯碼器
　　5.4.5　閃爍模塊
　　5.4.6　時(shí)鐘發(fā)生器
　　5.4.7　LED顯示管理頂層電路實(shí)現(xiàn)
　5.5　FPGA對(duì)LED顯示器的控制
　　5.5.1　FPGA實(shí)現(xiàn)LED靜態(tài)顯示控制
　　5.5.2　FPGA實(shí)現(xiàn)LED動(dòng)態(tài)顯示控制
　5.6　只讀存儲(chǔ)器
　5.7　二進(jìn)制振幅鍵控（ASK）調(diào)制器與解調(diào)器設(shè)計(jì)
　　5.7.1　ASK調(diào)制電路的VHDL程序
　　5.7.2　ASK解調(diào)電路的VHDL程序
　5.8　數(shù)字密碼鎖的設(shè)計(jì)
　5.9　多功能波形發(fā)生器的設(shè)計(jì)
　　5.9.1　多功能波形發(fā)生器的設(shè)計(jì)要求及系統(tǒng)組成
　　5.9.2　系統(tǒng)的軟件部分設(shè)計(jì)
第6章　MATLAB/DSP　Builder硬件模塊設(shè)計(jì)
　6.1　DSP　Builder元件庫簡介
　6.2　FSK調(diào)制器設(shè)計(jì)
　　6.2.1　建立設(shè)計(jì)模型
　　6.2.2　Simulink模型仿真
　　6.2.3　SignalCompiler使用方法
　　6.2.4　使用QuartusⅡ?qū)崿F(xiàn)時(shí)序仿真
　　6.2.5　使用QuartusⅡ硬件測試與硬件實(shí)現(xiàn)
　6.3　直接數(shù)字合成DDS設(shè)計(jì)
　　6.3.1　直接數(shù)字合成DDS基本原理
　　6.3.2　用DSP　Builder設(shè)計(jì)DDS
　6.4　AM調(diào)制器設(shè)計(jì)
　　6.4.1　AM調(diào)制原理
　　6.4.2　AM調(diào)制器參數(shù)設(shè)置
　6.5　FSK硬件環(huán)HIL仿真設(shè)計(jì)
　6.6　使用FIR　IP　Core設(shè)計(jì)FIR濾波器
第7章　SOPC技術(shù)入門
　7.1　SOPC技術(shù)簡介
　7.2　NiosⅡ嵌入式軟核概況
　7.3　SOPC　Builder簡介
　7.4　基于NiosⅡ的工程的創(chuàng)建與實(shí)現(xiàn)
　7.5　典型NiosⅡ系統(tǒng)的創(chuàng)建
　7.6　簡單的片上可編程系統(tǒng)舉例
　7.7　利用ModelSim仿真
　7.8　嵌入式操作系統(tǒng)
參考文獻(xiàn)