從零開始學(xué)CPLD和Verilog HDL編程技術(shù)

第一章 CPLD與FPGA概述
第一節(jié) 可編程邏輯器件的發(fā)展及特點
一、可編程邏輯器件的發(fā)展
二、CPLD／FGPA的用途
三、CPLD／FPGA的特點
四、CPLD與FPGA的比較
五、CPLD／FPGA和單片機的比較
第二節(jié) CPLD／FPGA的基本工作原理
一、基于乘積項的CPLD的工作原理
二、采用查找表的FPGA的工作原理
第三節(jié) Altera系列CPLD介紹
一、MAX7000系列器件簡介
二、MAX7000系列器件的結(jié)構(gòu)
三、MAX7000系列器件功能描述
第四節(jié) Xilinx系列CPLD介紹
一、XC9500系列器件簡介
二、XC9500系列器件的結(jié)構(gòu)
三、XC9500系列器件功能描述
第五節(jié) 可編程邏輯器件的開發(fā)
一、可編程邏輯器件的設(shè)計過程
二、可編程邏輯器件設(shè)計舉例
第二章 CPLD實驗儀介紹
第一節(jié) DP-MCU／Altera實驗儀
一、實驗儀主要器件
二、應(yīng)用接口
三、跳線接口
四、原理簡介
第二節(jié) DP—MCU／Xilinx實驗儀
一、實驗儀主要器件
二、應(yīng)用接口
三、跳線接口
四、原理簡介
第三節(jié) 其他CPLD實驗儀
一、CPLDMCU下載仿真實驗儀
二、Altera CPLD開發(fā)板
三、5l+CPLD學(xué)習(xí)板
第三章 CPLD開發(fā)軟件和仿真軟件的使用
第一節(jié) Altera開發(fā)軟件MAX+plusII的安裝和使用
一、MAX+plusII的安裝
二、MAX+plusII的使用
第二節(jié) Xmnx開發(fā)軟件ISE WebPACK的安裝和使用
一、WebPACK軟件的安裝
二、WebPACK軟件的使用
第三節(jié) 仿真Modelsim SE軟件的安裝和使用
一、Modelsim SE 6．0軟件的安裝
二、Modelsim SE 6．0軟件的使用
第四章 初識Verilog HDL
第一節(jié) 硬件描述語言概述
一、什么是硬件描述語言
二、硬件描述語言的發(fā)展
三、為何使用硬件描述語言
第二節(jié) Verilog HDL基本知識
一、什么是Verilog HDL
二、Verilog HDL的發(fā)展
三、Verilog HDL與VHDL比較
四、Verilog HDL與C語言的比較
第三節(jié) Verilog HDL模塊介紹
一、什么是模塊
二、模塊的結(jié)構(gòu)
第五章 Verilog HDL數(shù)據(jù)類型與運算符
第一節(jié) Verilog HDL基本詞法
一、標(biāo)識符
二、關(guān)鍵字
三、注釋
四、空白符
第二節(jié) Verilog HDL常量變量及其數(shù)據(jù)類型
一、常量及其數(shù)據(jù)類型
二、變量及其數(shù)據(jù)類型
第三節(jié) Verilog HDL運算符
一、算術(shù)運算符
二、邏輯運算符
三、位運算符
四、關(guān)系運算符
五、等式運算符
六、縮位運算符
七、移位運算符
八、條件運算符
九、位拼接運算符
第六章 Verilog HDL基本語句
第一節(jié) 賦值語句
一、持續(xù)賦值語句
二、過程賦值語句
第二節(jié) 塊語句
一、串行塊語句beginIend
二、并行塊語句fork-join
第三節(jié) 過程語句
一、initial過程語句
二、always過程語句
第四節(jié) 條件語句
一、if條件語句
二、case條件語句
第五節(jié) 循環(huán)語句
一、forever語句
二、repeat語句
三、while語句
四、for語句
第六節(jié) 編譯向?qū)дZ句
一、宏替換define
二、文件包舍include
三、條件編譯ifdef、else、endif
四、時間尺度timescale
第七節(jié) 任務(wù)(task)和函數(shù)(function)說明語句
一、任務(wù)(task)說明語句
二、函數(shù)(function)說明語句
第八節(jié) 系統(tǒng)任務(wù)與系統(tǒng)函數(shù)
一、$display和$write任務(wù)
二、$monitor與$strobe
三、$time與$realtime
四、$finish與$stop
第七章 Verilog HDL的描述方式
第一節(jié) 結(jié)構(gòu)描述方式
一、Verilog HDL內(nèi)置門元件
二、門級結(jié)構(gòu)描述
第二節(jié) 數(shù)據(jù)流描述方式
第三節(jié) 行為描述方式
第八章 用Verilog HDL描述數(shù)字電路
第一節(jié) 基本門電路的設(shè)計
一、與門
二、或門
三、非門
四、與非門
五、或非門
六、異或門
七、緩沖門
八、三態(tài)門
第二節(jié) 組合邏輯電路的設(shè)計
一、數(shù)據(jù)選擇器
二、編碼器
三、譯碼器
四、加法器
第三節(jié) 雙穩(wěn)態(tài)觸發(fā)器的設(shè)計
一、RS觸發(fā)器
二、D觸發(fā)器
三、JK觸發(fā)器
四、T觸發(fā)器
第四節(jié) 時序邏輯電路的設(shè)計
一、寄存器
二、鎖存器
三、計數(shù)器
第九章 CPLD實驗與綜合設(shè)計實例
第一節(jié) CPLD基本實驗
一、LED發(fā)光二極管實驗
二、鍵盤實驗
三、數(shù)碼LED顯示器實驗
四、音響實驗
第二節(jié) CPLD綜合設(shè)計實例
一、樂曲演奏電路
二、數(shù)字鐘
三、頻率計
四、交通燈
參考文獻