網(wǎng)絡處理器與網(wǎng)絡系統(tǒng)設計

第1章  概述
 1. 1  網(wǎng)絡系統(tǒng)和因特網(wǎng)
 1. 2  應用與基礎設施
 1. 3  網(wǎng)絡系統(tǒng)工程
 1. 4  包處理
 1. 5  實現(xiàn)高速度
 1. 6  網(wǎng)絡速度
 1. 7  硬件. 軟件和混合體
 1. 8  本書的讀者范圍和組織
 1. 9  小結
 補充讀物
 第2章  基本術語和實例系統(tǒng)
 2. 1  引言
 2. 2  網(wǎng)絡和包
 2. 3  面向連接模式和非連接模式
 2. 4  數(shù)字電路
 2. 5  局域網(wǎng)和廣域網(wǎng)的分類
 2. 6  因特網(wǎng)與異構性
 2. 7  網(wǎng)絡系統(tǒng)實例
 2. 8  廣播域
 2. 9  因特網(wǎng)中使用的兩個關鍵系統(tǒng)
 2. 10  因特網(wǎng)中的其他系統(tǒng)
 2. 11  監(jiān)視和控制系統(tǒng)
 2. 12  小結
 補充讀物
 第3章  協(xié)議和包格式
 3. 1  引言
 3. 2  協(xié)議和分層
 3. 3  第1層和第2層(物理層和網(wǎng)絡接口層)
 3. 3. 1  以太網(wǎng)
 3. 3. 2  以太網(wǎng)幀格式
 3. 3. 3  以太網(wǎng)地址
 3. 3. 4  以太網(wǎng)類型字段
 3. 4  第3層(互聯(lián)網(wǎng)層)
 3. 4. 1  因特網(wǎng)協(xié)議
 3. 4. 2  IP數(shù)據(jù)報格式
 3. 4. 3  IP地址
 3. 5  第4層(傳輸層)
 3. 5. 1  UDP和TCP
 3. 5. 2  UDP數(shù)據(jù)報格式
 3. 5. 3  TCP段格式
 3. 6  協(xié)議端口號和多路分解
 3. 7  封裝和傳輸
 3. 8  地址解析協(xié)議
 3. 9  小結
 補充讀物
 第一部分  傳統(tǒng)協(xié)議處理系統(tǒng)
 第4章  常規(guī)計算機硬件體系結構
 4. 1  引言
 4. 2  常規(guī)計算機系統(tǒng)
 4. 3  網(wǎng)絡接口卡
 4. 4  總線的定義
 4. 5  總線地址空間
 4. 6  存-取模式
 4. 7  網(wǎng)絡接口卡的功能
 4. 8  為實現(xiàn)高速而優(yōu)化網(wǎng)卡
 4. 9  板載地址識別
 4. 9. 1  單播和廣播識別與過濾
 4. 9. 2  多播識別和過濾
 4. 10  板載包緩沖
 4. 11  直接存儲器存取
 4. 12  操作和數(shù)據(jù)鏈接
 4. 13  數(shù)據(jù)流圖
 4. 14  混雜模式
 4. 15  小結
 補充讀物
 第5章  基本包處理：算法和
 數(shù)據(jù)結構
 5. 1  引言
 5. 2  狀態(tài)信息和資源耗盡
 5. 3  包緩沖區(qū)分配
 5. 4  包緩沖區(qū)長度和復制
 5. 5  協(xié)議分層與復制
 5. 6  異構與網(wǎng)絡字節(jié)順序
 5. 7  網(wǎng)橋算法
 5. 8  表查找與散列
 5. 9  IP數(shù)據(jù)報分片與重組
 5. 9. 1  標志字段的解釋
 5. 9. 2  分片偏移字段的解釋
 5. 9. 3  IP分片算法
 5. 9. 4  對分片進行分片
 5. 9. 5  IP重組
 5, 9. 6  組合分片
 5. 9. 7  分片的位置
 5. 9. 8  IP重組算法
 5. 10  IP數(shù)據(jù)報轉發(fā)
 5. 11  IP轉發(fā)算法
 5. 12  高速IP轉發(fā)
 5. 13  TCP連接識別算法
 5. 14  TCP銜接算法
 5. 15  小結
 補充讀物
 練習
 第6章  包處理功能
 6. 1  引言
 6. 2  包處理
 6. 3  地址查找和包轉發(fā)
 6. 4  檢錯和糾錯
 6. 5  分片. 分段和重組
 6. 6  幀和協(xié)議多路分解
 6. 7  包分類
 6. 7. 1  靜態(tài)分類和動態(tài)分類
 6. 7. 2  多路分解和分類
 6. 7. 3  優(yōu)化的包處理
 6. 7. 4  分類語言
 6. 8  排隊和包丟棄
 6. 8. 1  基本排隊
 6. 8. 2  優(yōu)先級機制
 6. 8. 3  包丟棄
 6. 9  調度和分時
 6. 10  安全：認證和保密
 6. 11  流量測量和控制
 6. 12  流量整形
 6. 13  計時器管理
 6. 14  小結
 補充讀物
 練習
 第7章  常規(guī)處理器上的協(xié)議軟件
 7. 1  引言
 7. 2  應用程序中包處理的實現(xiàn)
 7. 3  軟件中的快速包處理
 7. 4  嵌入式系統(tǒng)
 7. 5  操作系統(tǒng)實現(xiàn)
 7. 6  軟件中斷和優(yōu)先級
 7. 7  多優(yōu)先級和內核線程
 7. 8  線程同步
 7. 9  分層協(xié)議軟件
 7. 9. 1  每層一個線程
 7. 9. 2  每個協(xié)議一個線程
 7. 9. 3  每個協(xié)議多個線程
 7. 9. 4  獨立的計時器管理線程
 7. 9. 5  每個包一個線程
 7. 10  異步編程和同步編程
 7. 11  小結
 補充讀物
 練習
 第8章  協(xié)議處理的硬件體系結構
 8. 1  引言
 8. 2  網(wǎng)絡系統(tǒng)體系結構
 8. 3  傳統(tǒng)的軟件路由器
 8. 4  聚合數(shù)據(jù)速率
 8. 5  聚合包速率
 8. 6  包速率和軟件路由器的可行性
 8. 7  克服單個CPU的瓶頸
 8. 8  細粒度并行
 8. 9  對稱粗粒度并行
 8. 10  非對稱粗粒度并行
 8. 11  專用協(xié)處理器
 8. 12  ASIC協(xié)處理器實現(xiàn)
 8. 13  具有板載處理的網(wǎng)卡
 8. 14  帶板載棧的智能網(wǎng)卡
 8. 15  信元和面向連接的編址
 8. 16  數(shù)據(jù)流水線
 8. 17  小結
 補充讀物
 練習
 第9章  分類和轉發(fā)
 9. 1  引言
 9. 2  多路分解的固有局限性
 9. 3  包分類
 9. 4  分類的軟件實現(xiàn)
 9. 5  優(yōu)化基于軟件的分類
 9. 6  專用硬件上的軟件分類器
 9. 7  分類的硬件實現(xiàn)
 9. 8  優(yōu)化多規(guī)則集的分類
 9. 9  可變長度首部的分類
 9. 10  混合的硬／牛／軟件分類器
 9. 11  動態(tài)分類與靜態(tài)分類的比較
 9. 12  細粒度流的建立
 9. 13  面向連接的網(wǎng)絡中的流轉發(fā)
 9. 14  無連接網(wǎng)絡的分類與轉發(fā)
 9. 15  第二代網(wǎng)絡系統(tǒng)
 9. 16  第二代系統(tǒng)中的嵌入式處理器
 9. 17  分類和轉發(fā)芯片
 9. 18  小結
 補充讀物
 練習
 第10章  交換矩陣
 10. 1  引言
 10. 2  內部快速通路的帶寬
 10. 3  交換矩陣的概念
 10. 4  同步與異步矩陣
 10. 5  交換矩陣體系結構的分類
 10. 6  專用的內部通路與端口爭用
 10. 7  縱橫制體系結構
 10. 8  基本排隊
 10. 9  時分解決方案：共享數(shù)據(jù)通路
 10. 10  共享總線體系結構
 10. 11  其他的共享介質體系結構
 10. 12  共享存儲器體系結構
 10. 13  多級矩陣
 10. 14  Banyan體系結構
 10. 15  擴展Banyan結構
 10. 16  商用技術
 10. 17  小結
 補充讀物
 練習
 第二部分  網(wǎng)絡處理器技術
 第11章  網(wǎng)絡處理器：動機與目的
 11. 1  引言
 11. 2  第二代體系結構中的CPU
 11. 3  第三代網(wǎng)絡系統(tǒng)
 11. 4  使用嵌入式處理器的動機
 11. 5  RISC與CISC
 11. 6  定制硅片的需求
 11. 7  網(wǎng)絡處理器的定義
 11. 8  基本思想：通過可編程性實現(xiàn)
 靈活性
 11. 9  指令集
 11. 10  用并行性與流水線的可擴展性
 11. 11  網(wǎng)絡處理器的成本與收益
 11. 12  網(wǎng)絡處理器與其經(jīng)濟上的成功
 11. 13  網(wǎng)絡處理器的形勢與未來
 11. 14  小結
 補充讀物
 練習
 第12章  網(wǎng)絡處理器設計的復雜性
 12. 1  引言
 12. 2  網(wǎng)絡處理器的功能
 12. 3  包處理功能
 12. 4  人口與出口處理
 12. 4. 1  人口處理
 12. 4. 2  出口處理
 12. 5  并行與分布式體系結構
 12. 6  網(wǎng)絡處理器的體系結構角色
 12. 7  每種體系結構角色的結果
 12. 8  宏觀的數(shù)據(jù)流水線與異構性
 12. 9  網(wǎng)絡處理器設計與軟件仿真
 12. 10  小結
 補充讀物
 練習
 第13章  網(wǎng)絡處理器的體系結構
 13. 1  引言
 13. 2  體系結構的多樣性
 13. 3  主要體系結構特性
 13. 3. 1  處理器層次結構
 13. 3. 2  存儲器層次結構
 13. 3. 3  內部傳輸機制
 13. 3. 4  外部接口與通信機制
 13. 3. 5  專用硬件
 13. 3. 6  輪詢與通知機制
 13. 3. 7  并發(fā)執(zhí)行支持
 13. 3. 8  編程的硬件支持
 13. 3. 9  硬件與軟件的調度機制
 13. 3. 10  隱式或顯式的并行性
 13. 4  體系結構. 包流與時鐘頻率
 13. 5  軟件體系結構
 13. 6  處理器層次結構的功能分配
 13. 7  小績
 補充讀物
 練習
 第14章  如何擴展網(wǎng)絡處理器
 14. 1  引言
 14. 2  處理的層次和擴展
 14. 3  用提高處理器速度進行擴展
 14. 4  用增加處理器數(shù)目進行擴展
 14. 5  用增加處理器類型進行擴展
 14. 6  存儲器層次的擴展
 14. 7  用增加存儲容量進行擴展
 14. 8  用增加存儲帶寬進行擴展
 14. 9  用增加存儲器類型進行擴展
 14. 10  用加入高速緩存進行擴展
 14. 11  用按內容尋址的存儲器進行擴展
 14. 12  用CAM做包分類
 14. 13  擴展中的其他限制
 14. 14  軟件的可擴展性
 14. 15  瓶頸和擴展
 14. 16  小結
 補充讀物
 練習
 第15章  商用網(wǎng)絡處理器的實例
 15. 1  引言
 15. 2  商用產(chǎn)品大量涌現(xiàn)
 15. 3  產(chǎn)品的選擇
 15. 4  多芯片流水線(Agere)
 15. 5  加強型RISC處理器(Alchemy)
 15. 6  嵌入式處理器加協(xié)處理器(AMCC)
 15. 7  用同構處理器組成流水線(Cisco)
 15. 8  可配置指令集處理器(Cogaigine)
 15. 9  用異構處理器組成流水線(EZchip)
 15. 10  大規(guī)模的和多樣性的處理器(IBM)
 15. 11  自適應的RISC加協(xié)處理器(Motorola)
 15. 12  小結
 補充讀物
 練習
 第16章  用于分類的語言
 16. 1  引言
 16. 2  優(yōu)化分類
 16. 3  命令模式和說明模式
 16. 4  分類用的編程語言
 16. 5  自動翻譯
 16. 6  有助于編程的語育特性
 16. 7  語言和硬件的關系
 16. 8  效率和執(zhí)行速度
 16. 9  商用的分類語言
 16. 10  Intel的網(wǎng)絡分類語言(NCL)
 16. 11  NCL代碼舉例
 16. 12  NCL的內部函數(shù)
 16. 13  謂詞
 16. 14  條件規(guī)則的執(zhí)行
 16. 15  增量的協(xié)議定義
 16. 16  NCL的集合功能
 16. 17  NCL的其他特性
 16. 18  Agere的函數(shù)型程序設計語言(FPL)
 16. 19  兩遍處理
 16. 20  指定第一遍和第二遍
 16. 21  用作條件的模式
 16. 22  符號常量
 16. 23  FPL第二遍處理的示例代碼
 16. 24  順序的模式匹配形式
 16. 25  樹形函數(shù)和BITS缺省值
 16. 26  返回值
 16. 27  對路由引擎?zhèn)鬟f信息
 16. 28  對內部函數(shù)和外部函數(shù)的訪問
 16. 29  FPL的其他特性
 16. 29. 1  FPL常量的語法
 16. 29. 2  FPL的變量
 16. 29. 3  FPL對動態(tài)分類的支持
 16. 30  小結
 補充讀物
 練習
 第17章  設計中的權衡及其結果
 17. 1  引言
 17. 2  低開發(fā)成本與性能
 17. 3  可編程能力與處理速度
 17. 4  性能：包速率. 數(shù)據(jù)速率和突發(fā)
 17. 5  速度與功能
 17. 6  每接口速率和聚合數(shù)據(jù)速率
 17. 7  網(wǎng)絡處理器的速度與帶寬
 17. 8  協(xié)處理器的設計：旁視型與流通型
 17. 9  流水線處理：均勻與同步
 17. 10  顯式并行性與成本和可編程能力
 17. 11  并行性：規(guī)模與包排序
 17. 12  并行性：速度與有狀態(tài)的分類
 17. 13  存儲器：速度與可編程能力
 17. 14  I／O性能與引腳數(shù)
 17. 15  編程語言：三方面的權衡
 17. 16  多線程：吞吐量與可編程能力
 17. 17  流量管理與低成本的盲轉發(fā)
 17. 18  通用性與特殊體系結構的角色
 17. 19  存儲器類型：專用與通用
 17. 20  向后兼容與結構優(yōu)勢
 17. 21  并行性與流水線
 17. 22  小結
 練習
 第三部分  網(wǎng)絡處理器實例
 第18章  Intel網(wǎng)絡處理器概述
 18. 1  引言
 18. 2  Intel術語集
 18. 3  IXA：因特網(wǎng)交換體系結構
 18. 4  IXP：因特網(wǎng)交換處理器
 18. 5  IXP1200的基本特性
 18. 6  外部連接
 18. 6. 1  串行線路接口
 18. 6. 2  PCI總線
 18. 6. 3  IX總線
 18. 6. 4  SDRAM總線
 18. 6. 5  SRAM總線
 18. 7  內部組件
 18. 8  IXP1200處理器層次結構
 18. 8. 1  通用處理器
 18. 8. 2  嵌入式RISC處理器(StrongARM)
 18. 8. 3  I／O處理器(微引擎)
 18. 8. 4  協(xié)處理器和其他功能部件
 18. 8. 5  物理接口處理器
 18. 9 IXP1200存儲器層次結構
 18. 10  字和長字尋址
 18. 11  底層復雜性舉例
 18. 12  其他硬件部件
 18. 13  小結
 補充讀物
 練習
 第19章  Intel嵌入式RISC處理器(StrongARM核心)
 19. 1  引言
 19. 2  使用嵌入式處理器的目的
 19. 3  StrongARM體系結構
 19. 4  RISC指令集和寄存器
 19. 5  StronSARM存儲器體系結構
 19. 6  StrongARM存儲器映像
 19. 7  虛地址空間和存儲器管理
 19. 8  共享存儲器和地址交換
 19. 9  內部外圍部件
 19. 9. 1  通過通用異步收發(fā)器的串行連接
 19. 9. 2  遞減計時器
 19. 9. 3  通用I／0引腳
 19. 9. 4  實時時鐘
 19. 10  其他I／0
 19. 11  用戶態(tài)和核心態(tài)操作
 19. 12  協(xié)處理器15
 19. 13  小結
 補充讀物
 練習
 第20章  包處理器硬件
 (微引擎和FBI)
 20. 1  引言
 20. 2  微引擎的作用
 20. 3  微引擎體系結構
 20. 4  微序列的概念
 20. 5  微引擎指令集
 20. 6  分離的內存地址空間
 20. 7  執(zhí)行流水線
 20. 8  指令暫停的概念
 20. 9  條件分支與流水線異常中止
 20. 10  存儲器訪問延遲
 20. 11  硬件線程與上下文切換
 20. 12  微引擎指令存儲
 20. 13  微引擎硬件寄存器
 20. 14  通用寄存器
 20. 14. 1  上下文相對寄存器與絕對寄存器
 20. 14. 2  寄存器組
 20. 15  傳送寄存器
 20. 16  本地控制與狀態(tài)寄存器
 20. 17  內部處理器通信
 20. 18  FBI單元
 20. 19  傳送FIFO與接收FIFO
 20. 20  FBI體系結構與推人／拉出引擎
 20. 21  暫存存儲器
 20. 22  散列單元
 20. 23  配置. 控制和狀態(tài)寄存器
 20. 24  小結
 補充讀物
 練習
 第21章  參考系統(tǒng)與軟件開發(fā)工具包
 21. 1  引言
 21. 2  參考系統(tǒng)
 21. 3  Intel參考系統(tǒng)
 21. 3. 1  Intel的硬件測試臺
 21. 3. 2  Intel的軟件開發(fā)工具包
 21. 4  主機操作系統(tǒng)選擇
 21. 5  運行在StronSARM上的操作系統(tǒng)
 21. 6  外部文件的訪問與存儲
 21. 7  PCI以太網(wǎng)仿真
 21. 8  參考硬件的啟動
 21. 9  運行軟件
 21. 10  系統(tǒng)重啟
 21. 11  可選的交叉開發(fā)軟件
 21. 12  小結
 補充讀物
 練習
 第22章  編程模式(ACE)
 22. 1  引言
 22. 2  ACE抽象
 22. 3  ACE定義和術語
 22. 4  ACE的四個概念部分
 22. 5  輸出目標和推遲綁定
 22. 6  ACE互連實例
 22. 7  ACE劃分為核心和微塊
 22. 8  微塊組
 22. 9  復制的微塊組
 22. 10  微塊結構
 22. 11  調度循環(huán)
 22. 12  調度循環(huán)調用的約定
 22. 13  包隊列
 22. 14  異常
 22. 15  交叉調用
 22. 16  AGE模式之外的應用程序
 22. 17  小結
 補充讀物
 練習
 第23章  ACE運行結構和StrongARM設施
 23. 1  引言
 23. 2  StrongARM的任務
 23. 3  主要運行組件
 23. 4  AGE的核心部件
 23. 5  對象管理系統(tǒng)
 23. 5. 1  解析器
 23. 5. 2  名字服務器
 23. 6  資源管理器
 23. 7  操作系統(tǒng)專用庫
 23. 8  動作服務庫
 23. 9  微引擎的自動分配
 23. 10  ACE程序結構
 23. 11  ACE主程序和事件循環(huán)
 23. 12  AGE事件循環(huán)和阻塞
 23. 13  異步編程模式和回調
 23. 14  異步執(zhí)行和互斥
 23. 15  存儲分配
 23. 16  AGE的加載和啟動(ixstart)
 23. 17  AGE數(shù)據(jù)的分配及初始化
 23. 18  交叉調用
 23. 19  使用IDL的交叉調用聲明
 23. 20  通信訪問進程
 23. 21  定時器管理
 23. 22  NCL的分類. 動作及缺省動作
 23. 23  小結
 補充讀物
 練習
 第24章  微引擎編程1
 24. 1  引言
 24. 2  Intel的微引擎匯編器
 24. 3  微引擎匯編語言的語法
 24. 4  操作數(shù)語法舉例
 24. 5  寄存器符號名及其分配
 24. 6  寄存器的類型和語法
 24. 7  本地寄存器的作用域. 嵌套和屏蔽
 24. 8  寄存器的分配及沖突
 24. 9  宏預處理器
 24. 10  宏定義
 24. 11  代碼段的重復生成
 24. 12  結構化編程指令
 24. 13  可導致上下文切換的指令
 24. 14  間接調用
 24. 15  外部傳輸
 24. 16  庫宏和傳送寄存器的分配
 24. 17  小結
 補充讀物
 練習
 第25章  微引擎編程Ⅱ
 25. 1  引言
 25. 2  專用存儲器操作
 25. 3  緩沖池操作
 25. 4  通過位測試實現(xiàn)處理器協(xié)作
 25. 5  存儲器原子遞增
 25. 6  通過存儲器鎖操作實現(xiàn)處理器協(xié)作
 25. 7  控制和狀態(tài)寄存器
 25. 8  Intel調度循環(huán)宏
 25. 9  包隊列及其選擇
 25. 10  包首部中字段的訪問
 25. 11  調度循環(huán)宏需要進行的初始化
 25. 12  包I／O和MAC包的概念
 25. 13  無中斷的包輸入
 25. 14  人口包傳輸
 25. 15  包出口
 25. 16  其他I／O細節(jié)
 25. 17  小結
 補充讀物
 練習
 第26章  ACE實例
 26. 1  引言
 26. 2  線路中的塊實例
 26. 3  wwbump設計
 26. 4  頭文件
 26. 5  包分類和處理的微代碼
 26. 6  調度循環(huán)的微代碼
 26. 7  核心組件代碼(異常處理程序)
 26. 8  ACE結構
 26. 9  wwbumpACE初始化和結束處理的代碼
 26. 10  交叉調用實例
 26. 10. 1  輸出函數(shù)的定義
 26. 10. 2  IDL說明
 26. 10. 3  IDL編譯器生成的文件
 26. 11  一個交叉調用函數(shù)的代碼
 26. 12  系統(tǒng)配置
 26. 13  wwbump設計中一個潛在的瓶頸
 26. 14  小結
 補充讀物
 練習
 第27章  Intel的第二代處理器
 27. 1  引言
 27. 2  使用雙芯片獲得更高數(shù)據(jù)速率
 27. 3  一般特征
 27. 4  存儲器層次結構
 27. 5  外部連接和總線
 27. 6  流控總線
 27. 7  介質或交換矩陣接口
 27. 8  內部體系結構
 27. 9  物理網(wǎng)絡接口和多路復用
 27. 10  微引擎增強
 27. 11  支持軟件流水線
 27. 12  IXP2800
 27. 13  小結
 補充讀物
 練習
 附錄  術語和縮略語詞匯表
 參考文獻
 索引