可編程邏輯器件設(shè)計及應用

定　價：￥25.00

作　者：	張原編著
出版社：	機械工業(yè)出版社
叢編項：
標　簽：	暫缺

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ISBN：	9787111113188	出版時間：	2003-01-01	包裝：	平裝
開本：	26cm	頁數(shù)：	183	字數(shù)：

內(nèi)容簡介

　　本書在介紹Altera公司PLD器件的基礎(chǔ)上，介紹了開發(fā)PLD的完整流程；介紹了用于邏輯電路設(shè)計的硬件描述Verilog HDL語言；介紹了Altera公司的開發(fā)工具MAX＋PLUSll；通過一個設(shè)計實例介紹了常用的綜合工具Synplify以及常用的仿真工具Mthelsim；詳細討論了PLD器件下載方法；通過UART的設(shè)計實例使讀者對于使用硬件描述語言開發(fā)數(shù)字系統(tǒng)有初步的了解；簡單介紹了PLD開發(fā)的未來趨勢和技術(shù)。本書介紹了PLD開發(fā)較為先進和實用的方法，由淺入深，可以使讀者對于PLD領(lǐng)域有較為全面和深人的了解。本書是企業(yè)電子設(shè)計人員的參考書和培訓教材，也可作為工科院校電子、計算機專業(yè)教材和參考書。

作者簡介

暫缺《可編程邏輯器件設(shè)計及應用》作者簡介

圖書目錄

第1章  PLD概述
1. 1  PLD的歷史和現(xiàn)狀
1. 2  PLD技術(shù)和其它技術(shù)的比較
l. 2. 1  ASC和PLD的比較
1. 2. 2  微處理器. DSP和PLD的比較
1. 3  PLD的主要廠商
第2章  Altera公司的PLD概述
2. 1  概述
2. 2  MAX7000系列
2. 2. l  特點
2. 2. 2  功能描述
2. 2. 3  在線編程（ISP）
2. 2. 4  可編程速度／功率控制
2. 2. 5  輸出配置
2. 2. 6  設(shè)計加密
2. 2. 7  性能一覽
2. 3  FLEX10K系列
2. 3. l  特點
2. 3. 2  功能描述
2. 4  APEX20K系列
2. 4. l  特點
2. 4. 2  功能描述
2. 5  其它
2. 5. 1  Altera產(chǎn)品系列一覽
2. 5. 2  Altera產(chǎn)品命名規(guī)則
第3章  PLD設(shè)計方法概述
3. l  設(shè)計方法概述
3. 2  原理圖設(shè)計方法
3. 3  文本輸人方法
3. 3. l  硬件描述語言（HDL）簡介
3. 3. 2  VHDL和 Verilog HDL
3. 3. 3  Verilog HDL指南
3. 3. 4  Verlog HDL的設(shè)計例子
3. 3. 5  網(wǎng)表輸入
3. 3. 6  狀態(tài)圖輸人
3. 4  HDL的編輯工具
第4章  Verilog HDL語法概述
4. 1  Verilog 語言要素
4. 1. l  標識符. 關(guān)鍵字和系統(tǒng)名稱
4. 1. 2  注釋
4. 1. 3  間隔符
4. l. 4  運算符
4. 1. 5  數(shù)值集合
4. 1. 6  字符串
4. 1. 7  系統(tǒng)任務
4. 2  數(shù)據(jù)類型
4. 2. l  常量
4. 2. 2  變量
4. 3  運算符和表達式
4. 3. l   算術(shù)運算符
4. 3. 2  關(guān)系運算符
4. 3. 3  邏輯運算符
4. 3. 4  位邏輯運算符
4. 3. 5  一元縮減運算符
4. 3. 6  移位運算符
4. 3. 7  條件運算符
4. 3. 8  拼接運算符
4. 4  賦值語句和塊語句
4. 4. l  賦值語句
4. 4. 2  塊語句
4. 5  控制結(jié)構(gòu)
4. 5. l  選擇結(jié)構(gòu)
4. 5. 2  重復結(jié)構(gòu)
4. 6  任務和函數(shù)結(jié)構(gòu)
4. 7  時序控制
4. 7. 1  延遲控制（#）
4. 7. 2  事件
4. 7. 3  狀態(tài)圖輸入
4. 7. 4  HDL的編輯工具
第5章  MAX＋PLUS軟件入門
5. l  軟件概述
5. 2  MAX＋ PLUSll的版本和安裝
5. 3  設(shè)計流程
5. 3. l  設(shè)計輸人
5. 3. 2  設(shè)計處理
5. 3. 3  設(shè)計校驗
5. 3. 4  器件編程
5. 3. 5  在線幫助
5. 3. 6  MAX＋ PLUS II軟件的流程
5. 4  邏輯設(shè)計的輸人方法
5. 4. 1  圖形設(shè)計輸人
5. 4. 2  文本輸人
5. 4. 3  層次設(shè)計文件
5. 5  設(shè)計項目的編譯
5. 5. 1  打開編譯器窗口
5. 5. 2  編譯器的選項設(shè)置
5. 5. 3  運行編譯器
5. 5. 4  在底層圖編輯器中觀察試配結(jié)果
5. 6  仿真
5. 7  定時分析
5. 8  器件編程
5. 9  結(jié)論
第6章  綜合工具
6. l  概述
6. 2  Synglify介紹
6. 2. l  Synplify在設(shè)計流程中的位置
6. 2. 2  啟動Synplify
6. 2. 3  設(shè)計例子
6. 2. 4  快速人門
6. 3  時序分析中的幾個基本概念
6. 4  Synplify使用中高級論題
6. 4. 1  屬性和指示（Attributes and
Directives）
6. 4. 2  FSM編譯器
6. 4. 3  使用Altera器件的技巧
第7章  仿真工具
7. l  概述
7. 2  Modelsim軟件簡介
7. 3  編寫測試驗證程序（Test Bench ）
7. 3. l  產(chǎn)生激勵
7. 3. 2  分析響應
7. 3. 3  例6－l的Test Bench
7. 4  仿真流程
7. 4. l  建立工程文件
7. 4. 2  仿真流程
7. 5  Modelsim使用中高級論題
7. 5. 1  關(guān)于建立工程的進一步討論
7. 5. 2  腳本文件
7. 5. 3  保存波形文件
7. 5. 4  仿真Altera宏函數(shù). LPM
7. 5. 5  時序仿真
第8章  下載／配置方式
8. l  概述
8. 1. l  配置方式分類
8. 1. 2  配置中將用到的引腳
8. 1. 3  配置文件
8. 2  并口配置方式
8. 2. 1  BytBlasterMV的連接及原理
8. 2. 2  PS模式
8. 2. 3  JTAG模式
8. 3  主動串行配置
8. 4  微處理器配置
8. 4. l  PS方式
8. 4. 2  被動并行同步（PPS）配置方式
8. 4. 3  被動并行異步（PPA）配置方式
8. 5  CPLD配置
第9章  設(shè)計實例
9. 1  UART簡介
9. 2  信號接口
9. 2. l  接收信號
9. 2. 2  發(fā)送信號
9. 3  接收邏輯設(shè)計
9. 4  發(fā)送邏輯設(shè)計
9. 5  發(fā)送和接收聯(lián)合仿真
第10章  未來的趨勢