集成電路

第1章 集成電路基礎(chǔ)
1.1 半導體集成電路與信息處理
1.2 半導體與能量間隙
1.3 n型、p型半導體與費米能級
1.4 pn結(jié)與能帶
1.5 MOS結(jié)構(gòu)中耗盡層的形成
1.6 MOS存儲器
1.7 MOS邏輯電路
練習題
第2章 MOS器件的工作與微細化
2.1 MOS晶體管的工作特性
2.1.1 硅氧化膜與硅界面系統(tǒng)中的可動電荷與固定電荷
2.1.2 MOS晶體管的結(jié)構(gòu)與工作特性
2.1.3 MOS晶體管的結(jié)構(gòu)及其引起的各種現(xiàn)象與面臨的課題
2.2 MOS晶體管的工作模型與器件模擬
2.2.1 MOS晶體管工作的基本模型
2.2.2 MOS晶體管的結(jié)構(gòu)設(shè)計與器件模擬
2.2.3 器件模擬的課題
2.3 微細化的目的與設(shè)計指導思想，等比例縮小規(guī)則的出發(fā)點與現(xiàn)實
2.3.1 MOS晶體管微細化的目的與設(shè)計指導思想
2.3.2 等比例縮小規(guī)則的出發(fā)點與發(fā)展過程
2.3.3 等比例縮小的限度與現(xiàn)代器件設(shè)計
2.4 半導體存儲器結(jié)構(gòu)的歷史與末來
2.4.1 存儲器的結(jié)構(gòu)與歷史
2.4.2 信息積蓄電容與高介電常數(shù)薄膜，強電介質(zhì)薄膜
練習題
第3章 基本電路與版圖設(shè)計
3.1 CMOS反相電路
3.1.1 CMOS反相器的結(jié)構(gòu)
3.1.2 直流傳輸特性
3.1.3 CMOS的特性
3.2 傳輸門(TG)
3.3 CMOS邏輯電路舉例
3.3.1 雙輸入與非門NAND
3.3.2 雙輸入與或門NOR
3.3.3 復合門
3.3.4 雙輸入XOR(EXOR)門(異或邏輯)
3.3.5 觸發(fā)器與鎖存器
3.4 存儲器集成電路
3.4.1 存儲器的結(jié)構(gòu)及種類
3.4.2 動態(tài)存儲器(DRAM)
3.4.3 靜態(tài)存儲器(SRAM)
3.4.4 掩模ROM
3.4.5 EPROM(Electrically Programmable ROM)
3.4.6 EEPROM(Electrically Erasab1e and Programmable ROM)
3.4.7 快閃只讀存儲器
3.5 版圖設(shè)計
3.5.1 設(shè)計規(guī)則
3.5.2 LSI版圖設(shè)計方法
練習題
第4章 LSI制造技術(shù)
4.1 基本工藝與工藝流程
4.1.1 基本工藝
4.1.2 工藝流程
4.1.3 工藝一體化
4.2 器件隔離
4.2.1 LOCOS隔離與開槽隔離
4.2.2 共他隔離技術(shù)
4.3 襯底與阱技術(shù)
4.3.1 CMOS工藝與阱的形成
4.3.2 可靠性與阱技術(shù)
4.3.3 外延襯底與SOI襯底
4.4 柵與源、漏結(jié)的形成
4.4.1 柵工藝
4.4.2 源、漏結(jié)的形成
4.4.3 漏極技術(shù)
4.5 接觸的形成與多層布線
4.5.1 接觸的形成
4.5.2 金屬化系統(tǒng)
4.5.3 多層布線工藝與平坦化技術(shù)
4.6 雙極工藝與BiCMOS工藝
4.6.1 雙極工藝
4.6.2 BiCMOS工藝
練習題
第5章 LSI設(shè)計與CAD
5.1 LSI開發(fā)與CAD
5.1.1 LSI設(shè)計流程
5.1.2 ASIC設(shè)計的方法
5.1.3 模擬器
5.2 功能設(shè)計、邏輯設(shè)計
5.2.1 系統(tǒng)設(shè)計與功能設(shè)計
5.2.2 邏輯設(shè)計
5.2.3 邏輯模擬器
5.2.4 邏輯綜合
5.3 電路設(shè)計
5.3.1 CMOS反相器的輸入輸出特性
5.3.2 CMOS反相器的開關(guān)特性
5.3.3 CMOS反相器的功耗
5.3.4 LSI的信號傳輸延遲時間
5.3.5 電路模擬器
5.4 設(shè)計驗證
5.4.1 LSI的故障與檢驗
5.4.2 測試簡易化設(shè)計
練習題
第6章 中央處理器的基本結(jié)構(gòu)與工作原理
6.1 計算機系統(tǒng)概要
6.2 中央處理器的結(jié)構(gòu)與功能
6.2.1 數(shù)值數(shù)據(jù)的表示
6.2.2 指令系統(tǒng)
6.2.3 中央處理器的結(jié)構(gòu)
6.2.4 中央處理器的工作
6.3 中央處理器的性能
6.3.1 性能的評價
6.3.2 改善性能的手段
練習題
練習題簡答
參考文獻