數(shù)字電路與邏輯設(shè)計(jì)

第1章 數(shù)字邏輯基礎(chǔ)
1. 1 結(jié)論
1. 1. 1 數(shù)字電路的基本概念
1.1.2 數(shù)字集成電路的發(fā)展趨勢(shì)
1.2 數(shù)制與代碼
1.2.1 數(shù)制及其相互轉(zhuǎn)換
1.2.2 帶符號(hào)數(shù)表示法
1.2.3 代碼
1.3 邏輯代數(shù)基礎(chǔ)
1.3.1 邏輯代數(shù)的基本運(yùn)算
1.3.2 邏輯代數(shù)的基本公式和運(yùn)算規(guī)則
1.3.3 復(fù)合邏輯運(yùn)算與常用邏輯門
1.3.4 正邏輯與負(fù)邏輯
1.4 邏輯函數(shù)的描述方法
1.4.1 真值表描述法
1.4.2 代數(shù)式描述法
1.4.3 卡諾圖描述法
1.5 邏輯函數(shù)的化簡(jiǎn)
1.5.1 邏輯化簡(jiǎn)的意義
1.5.2 邏輯函數(shù)的卡諾圖化簡(jiǎn)法
1.5.3 帶有任意項(xiàng)邏輯函數(shù)的化簡(jiǎn)
習(xí)題1
第2章 組合邏輯電路
2.1 集成邏輯門
2.1.1 TTL邏輯門電路
2.1.2 CMOS邏輯門電路
2.1.3 集成邏輯門電路的使用
2.2 組合邏輯電路分析
2.2.1 分析步驟
2.2.2 分析舉例
2.3 組合邏輯電路設(shè)計(jì)
2.3.1 設(shè)計(jì)步驟
2.3.2 設(shè)計(jì)舉例
2.4 組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn)
2.4.1 競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象
2.4.2 冒險(xiǎn)現(xiàn)象的識(shí)別
2.4.3 冒險(xiǎn)現(xiàn)象的消除方法
習(xí)題2
第3章 組臺(tái)邏輯模塊及其應(yīng)用
3.1 加法器
3. 1.1 半加器和全加器
3.1.2 加法器典型模塊及應(yīng)用
3.2 數(shù)碼比較器
3.2.1 MSI比較器典型模塊
3.2.2 MSI比較器模塊的應(yīng)用
3.3 編碼器與譯碼器
3.3.1 編碼器
3.3.2 譯碼器及其應(yīng)用
3.4 數(shù)據(jù)選擇器和數(shù)據(jù)分配器
3.4.1 數(shù)據(jù)選擇器及其應(yīng)用
3.4.2 數(shù)據(jù)分配器及其實(shí)現(xiàn)
習(xí)題3
第4章 時(shí)序邏輯電路
4.1 時(shí)序電路基礎(chǔ)
4.1.1 時(shí)序電路的一般模型
4.1.2 狀態(tài)表和狀態(tài)圖
4.1.3 時(shí)序電路的一般分類
4.2 觸發(fā)器
4.2.1 基本貼觸發(fā)器
4.2.2 同步RS觸發(fā)器
4.2.3 集成觸發(fā)器
4.3 同步時(shí)序電路分析
4.3.1 分析步驟
4.3.2 分析舉例
4.4 同步時(shí)序電路設(shè)計(jì)
4.4. l 設(shè)計(jì)步驟
4.4.2 建立原始狀態(tài)圖(或狀態(tài)表)
4.4.3 狀態(tài)化簡(jiǎn)
4.4.4 狀態(tài)分配
4.4.5 設(shè)計(jì)舉例
4.5 異步時(shí)序電路
4.5.1 異步時(shí)序電路分類
4.5.2 脈沖型異步時(shí)序電路
4.5.3 電平型異步時(shí)序電路
習(xí)題4
第5章 時(shí)序邏輯模塊及其應(yīng)用
5.1 移位寄存器及其應(yīng)用
5.1.1 數(shù)碼寄存器
5.1.2 移位寄存器
5.1.3 移位寄存器的應(yīng)用
5.2 計(jì)數(shù)器及其應(yīng)用；
5.2.1 2進(jìn)制計(jì)數(shù)器
5.2.2 非2進(jìn)制計(jì)數(shù)器
5.2.3 計(jì)數(shù)器模塊的應(yīng)用
5.3 隨機(jī)存取存儲(chǔ)器(RAM)
5.3.1 RAM的存儲(chǔ)原理
5.3.2 典型RAM模塊及其使用方法
習(xí)題5
第6章 數(shù)字電路的PLD實(shí)現(xiàn)
6.1 可編程邏輯器件PLD概述
6.1.1 可編程ASIC簡(jiǎn)介
6.1.2 PLD的發(fā)展及分類
6.2 PLD的基本結(jié)構(gòu)
6.2.1 PLD電路的表示方法及有關(guān)符號(hào)
6.2.2 與—或陣列
6.2.3 宏單元
6.2.4 GAL器件的結(jié)構(gòu)、性能與應(yīng)用
6.3 高密度可編程邏輯器件FPGA和CPLD
6.3.1 Xilinx公司的FPGA
6.3.2 Lattice公司的CPLD
6.4 數(shù)字電路的貝刀實(shí)現(xiàn)
6.4.1 低密度可編程邏輯器件的設(shè)計(jì)實(shí)例
6.4.2 高密度可編程邏輯器件的設(shè)計(jì)實(shí)例
習(xí)題6
第7章 數(shù)字系統(tǒng)設(shè)計(jì)
7.1 數(shù)字系統(tǒng)設(shè)計(jì)概述
7.1.1 數(shù)字系統(tǒng)的基本概念
7.1.2 數(shù)字系統(tǒng)設(shè)計(jì)的一般過程
7.1.3 數(shù)字系統(tǒng)設(shè)計(jì)的常用工具
7.1.4 分組-按序算法語言
7.2 數(shù)字系統(tǒng)的實(shí)現(xiàn)方法
7.2.1 數(shù)字系統(tǒng)的總體方案與邏輯劃分
7.2.2 數(shù)據(jù)子系統(tǒng)的構(gòu)造方法
7.2.3 數(shù)字系統(tǒng)的控制算法與控制狀態(tài)圖
7.2.4 控制子系統(tǒng)的實(shí)現(xiàn)方法
7.3 數(shù)字系統(tǒng)設(shè)計(jì)舉例
7.3.1 8位二進(jìn)制數(shù)字密碼鎖系統(tǒng)
7.3.2 十字路口交通燈控制系統(tǒng)
習(xí)題7
第8章 集成數(shù)／模和模／數(shù)轉(zhuǎn)換器及其應(yīng)用
8.1 集成數(shù)／模轉(zhuǎn)換器
8.1.1 數(shù)／模轉(zhuǎn)換的基本概念
8.1.2 常用數(shù)／模轉(zhuǎn)換技術(shù)
8.1.3 集成DAc的主要參數(shù)
8.1.4 集成DAC芯片的選擇與使用
8.2 集成模／數(shù)轉(zhuǎn)換器
8.2.1 模／數(shù)轉(zhuǎn)換的一般過程
8.2.2 常用模／數(shù)轉(zhuǎn)換技術(shù)
8.2.3 集成ABC的主要參數(shù)
8.2.4 集成ADC芯片的選擇與使用
8.3 數(shù)／模和模／數(shù)轉(zhuǎn)換器的應(yīng)用
8.3.1 數(shù)據(jù)采集與控制系統(tǒng)的功能
8.3.2 實(shí)際數(shù)據(jù)采集系統(tǒng)舉例
8.3.3 計(jì)算機(jī)控制系統(tǒng)中的標(biāo)準(zhǔn)化D／A、A／D模板介紹
習(xí)題8
第9章 數(shù)字系統(tǒng)CAD與可測(cè)試性設(shè)計(jì)
9.1 數(shù)字系統(tǒng)CAD與電子設(shè)計(jì)自動(dòng)化
9.1.1 數(shù)字系統(tǒng)CAD的一般概念
9.1.2 EDA技術(shù)的范疇和基本特征
9.1.3 EDA的基本工具
9.2 邏輯綜合
9.2.1 邏輯綜合的作用
9.2.2 邏輯綜合的內(nèi)容
9.2.3 邏輯綜合的基本方法
9.3 邏輯模擬
9.3.1 邏輯模擬的特點(diǎn)
9.3.2 邏輯模擬的模型
9.3.3 邏輯模擬的過程
9.3.4 邏輯模擬的算法
9.4 數(shù)字系統(tǒng)的可測(cè)試性設(shè)計(jì)
9.4.1 數(shù)字系統(tǒng)的測(cè)試生成
9.4.2 數(shù)字系統(tǒng)的可測(cè)試性設(shè)計(jì)
9.4.3 邊界掃描測(cè)試技術(shù)
習(xí)題9